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基于Avalon总线图像处理IP核设计 　　摘 要： IP核是SoPC系统的重要组成部分，针对如何高速、有效地实时处理图像的问题，提出了一种基于Avalon总线的图像处理IP核的设计方法。根据最新的数字视频国际编码标准和颜色空间理论，用Verilog HDL硬件描述语言完成IP核的功能实现，IP核被设计为Avalon总线从端口，通过Avalon总线与Nios Ⅱ处理器进行通信。IP核通过SignalTap Ⅱ在线验证，可修改其参数使之满足不同系统的需求。该方法具有良好的通用性，提高了系统的兼容性，能帮助其他用户明显缩短实时图像处理系统项目的研发周期、降低工作强度。 　　关键词： SoPC； IP核； 图像处理； Verilog HDL； Avalon总线； SignalTap Ⅱ 　　中图分类号： TN964?34 文献标识码： A 文章编号： 1004?373X（2013）24?0086?04 　　Design of image processing IP core based on Avalon bus 　　CAI Guo?yang， ZHAO Yi， YU Liang?hui 　　（Nari Technology Development Co.， Ltd， Nanjing 210061， China） 　　Abstract： IP core is an important part of SoPC system. A method of designing the image processing IP core based on Avalon bus is proposed for fast and effective real?time image processing. The function of IP core is realized by Verilog HDL according to the latest international coding standard of digital video and the theory of color space. IP core is designed as Avalon slave port， which communicates with Nios Ⅱ through Avalon bus. IP core can meet the needs of different systems through online verification of SignalTap Ⅱ to modify IP core’s parameters. The method has strong universality， can improve the compatibility of the system and help other users to significantly cut down the development period and reduce the work intensity. 　　Keywords： SoPC； IP core； image processing； Verilog HDL； Avalon bus； SignalTap Ⅱ 　　0 引 言 　　设计实时图像采集系统时，可通过硬件解码芯片对模拟视频信号进行解码，得到符合国际标准ITU?R BT.656的数字信号。要得到有效图像信号，还需对数据流做进一步处理[1]。近年来，由于FPGA的性能不断提高，使得可编程片上系统（System on Programmable Chip，SoPC）的理念得以实现，这为实时图像采集系统的设计提供了一种新的解决方案，即在Avalon总线上挂载IP核对图像进行预处理[2]。Avalon总线是由Altera公司提出，用于连接Nios/Nios Ⅱ处理器与外设的总线结构。基于Avalon总线的SoPC结构可把处理器和各种外设的IP核、通信单元和控制单元集成到一块FPGA芯片上[3?4]。 　　Altera提供很多免费的IP核，用户也可以根据系统的需求自行设计或者购买第三方厂商的IP核，然后通过Avalon总线将其挂载到系统上[5]。 　　本文主要介绍用Verilog HDL语言设计图像处理IP核内部功能模块的过程，并对IP核涉及的理论和原理进行阐述，供其他开发者参考借鉴。借助Quartus Ⅱ（Altera公司FPGA的开发工具）中的在线逻辑分析仪（SignalTap Ⅱ）对IP核进行测试与验证。 　　1 图像处理IP核的原理 　　在基于SoPC的图像采集系统中，图像处理IP核对硬件采集到的数据进行处理后交给Nios Ⅱ CP