3.5 存储器与CPU的连接.pptVIP

3．5 存储器与CPU的连接及简单存储器 3．5．1 存储器与CPU的连接 3．5．2 简单存储器子系统的设计 3．5．3 DRAM与CPU的连接 3．5．1 存储器与CPU的连接 在存储器与CPU连接时一般要考虑以下几个问题： CPU总线的负载能力。 CPU与存储器速度的配合问题。 存储器的地址空间分配。 读／写控制信号的连接。 数据线的连接。 地址线的连接与存储芯片片选信号的产生。 6．地址线的连接及存储芯片片选信号的产生 一个存储器系统通常需要若干个存储芯片。为了能正确实现寻址，一般的做法是: 将CPU或系统的一部分地址线(通常是低位地址线，位数取决于存储芯片的容量)连到所有存储芯片，以进行片内寻址(存储芯片内均设有地址译码器)； 而用另一部分地址线(高位地址线)进行芯片选择。 存储器系统设计的关键: 如何进行芯片选择，对高位地址译码以产生芯片的片选信号，常用以下三种方法： (1)线选法 用一根地址线直接作一个存储芯片的片选信号。 例如，一台8位微机，有16根地址线，现要配2 KB RAM和2 KB ROM，均选用2 Kx 8位的芯片，则各需一片。 这时可采用一种最简单的地址选择方法，如图 RAM芯片占用地址空间的分析 未用的地址位(这里是A13-A11)通常取0，即RAM芯片的设计地址空间为8000H-87FFH A15 A14 A13 A12 A11 A10 A9 A8 …….…A0 1 0 0 0 0 1 1 1 ………..1 1 0 0 0 0 0 0 0 ………..0 设计空间的重叠区 将A15、A14固定为1 0，A10-A0作片内寻址，当A13-A11取不同的组合时，可形成包括上述设计空间在内的8个区域。 8800H—8FFFH，9000H—97FFH，…，B800H—BFFFH。 A15 A14 A13 A12 A11 A10 A9 A8 …….…A0 1 0 0 0 1 1 1 1 ………..1 1 0 0 0 1 0 0 0 ………..0 设计空间的重叠区 由于A13—A11没有参加译码，访问这7个区域中的任何一个单元都会影响到设计空间中相应的单元， 因此，这7个区域不得他用。 可以认为这些区域也被该RAM芯片所占用着，称这些区域为设计空间的重叠区。 对于该例中的ROM芯片，同样也存在7个重叠区。 线选法的优点是: 简单、无需外加选择电路； 线选法的缺点是: 不能有效地利用地址空间，也不便于系统的扩充。 该方法可用在存储容量需求小，且不要求扩充的场合，例如单片机应用系统。 (2)全译码 除去进行片内寻址的低位地址线外，其余地址线均参加译码，以进行片选。 例如，一台8位微机，现要求配8 KB RAM，选用2K× 8位的芯片，安排在64 KB地址空间低端的8 KB位置。 图3．25所示为该8 KB RAM与CPU(或系统总线)的连接。 3线一8线译码器 74LS138 ，它有3个代码输入端C、B、A(A为低位)和8个译码输出端Y0---Y7。 74LSl38还有3个使能端(或叫允许端)C1、G2A和G2B，第一个为高电平有效，后两个为低电平有效。 只有当它们为1 0 0时，译码器才进行正常译码；否则，译码器不工作，所有的输出均无效(为高)。 74LSl38的真值表 除片内寻址的低位地址线外，高位地址都参与了译码。 根据图中的接法: 当A15-A11为00000时，Y0有效，选中左起第一片； 当A15-A11为00001时，Y1有效，选中左起第二片，其他依此类推。 全译码的优点是可利用全部地址空间，可扩充性好；缺点是译码电路开销大。 (3) 部分译码 即除进行片内寻址的低位地址线外，其余地址线有一部分参加译码以进行片选。 因为A15没有参加译码，所以也存在重叠区问题。 3．5．2 简单存储器子系统的设计 例3．1 : 用Intel 2716(2 K× 8位)和2114(1 K×4位)为8位微型计算机设计一个8 KBROM、4KB RAM的存储器。 要求ROM安排在从0000H开始的地址空间，RAM安排在从8000H开始的地址空间。 设计步骤如下： (1)确定需用的芯片数量，并进行地址空间分配 根据题意，需用4片2716(8 KB÷2 KB=4)和8片2114((4 KB÷1 KB) x2=8)。 (2)明确片内寻址的地址位 2716为2 Kx 8位，片内寻址应使用11位，即A10--A0； 2114为1 Kx 4位，片内寻址应使用10位，即A9---A0