可逆计数器实验报告.docxVIP

西南民族大学学生实验报告20 17 ------2018学年第 2 学期课程名称：可编程逻辑器件及应用实验 任课教师：学 院：电气信息工程学院 专 业：年 级： 班 级：学 号： 姓 名：同组人：西南民族大学学生实验报告学院：电信学院 实验室名称： 实验时间：年 月 日姓名： 专业： 班级： 学号:实验项目名称：可逆计数器 实验成绩： 教师签名： 实验项目报告内容实验背景（1）实验目的：掌握计数器原理；掌握具有加减功能的可逆计数器的Verilog HDL编程方法。3）编程实现一个4位的同步可逆计数器，其具体指标为：1、有一个控制端X，通过改变X的电平来选择模式：X=1，执行加法计数器模式；X=0,执行减法计数器模式。2、同步计数，计数加（减）1）必须等待CLK上升沿到来时才进行。3、当复位端RST=1时，输出端口Q为0；否则，执行计数功能。4、作为加法计数器时从0000递加到1111，如果Q==1111则Q重新从0开始计数，否则继续计数；作为减法计数器时从1111递减到0000，如果Q==0000则重新从1111开始计数。（2）实验原理：计数器原理；可逆计数器：同时兼有加和减两种计数功能的计数器。可逆计数器有一控制端，通过改变控制端的电平来选择模式，设置是加还是减。2、材料与方法；（1）仪器：装有Windows系统和quartusII软件的计算机。（2）方法：在quartusII中，使用 Verilog编写能够实现可逆计数器功能的程序，编译成功后，进行仿真。3、实验主要过程与结果；启动quartusII开发环境。使用File—New Project Wizard，按照向导一步一步操作，最后单击finish完成工程的创建，并给项目取fdiv0。打开File—New，在New窗口中的Design File 栏选择Verilog HDL File选项，新建Verilog文件完成，然后输入程序，保存fdiv0.v文件，并编译。程序代码：module fdiv0(CLK,RST,X,Q);input CLK,RST,X;output[3:0]Q;reg[3:0]Q;always@(posedge CLK or posedge RST) begin if(RST) Q=0;else case(X) 1:begin if (Q=4’hf) Q=0;else Q=Q+1;end 0:beginif(Q==0) Q=4’hf) else Q=Q-1;end endcaseendendmodule 4）编辑输入波形数据，选择File—New命令，在New窗口中选择Vector Waveform file选项，单击OK，即出现空白波形编辑器。5）设置仿真器参数，选择Assignment—Settings命令，在Settings窗口下选择Category—Simulation Settings。在右侧的Simulation mode下拉列表框中选择Timing，即选择时序仿真，并选择仿真激励文件名fdiv0.vwf。选择Simulation period栏，确认选中了“Run simulation until all vector stimuli are used ”6）启动仿真器，选择Processing—starsimulation，启动仿真，直到出现Simulation was successful，仿真结束。7）在Simulation report中观察仿真结果。如图：4、分析讨论；由波形图可知CLK处于上升沿，RST为低电平，X为高电平时，输出Q为加法计数器；CLK处于上升沿，RST为低电平，X为低电平时，输出Q为减法计数器，可逆计数器设计成功。5、教师评阅：