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三值脉冲式JKL触发器设计 　　摘 要:锁存器和触发器是时钟系统的基本元件.由于具有硬边沿、低延时等特点,脉冲式触发器比主从触发器越来越受到关注.很多文献对二值脉冲式触发器进行了研究,但是目前对三值CMOS脉冲式触发器的研究并不多.本文从脉冲式触发器的特点出发,提出了单边沿、双边沿三值脉冲式JKL触发器的设计,进一步丰富和完善了多值脉冲式触发器的设计.HSPICE模拟结果表明,提出的三值脉冲式JKL触发器具有正确的逻辑功能和功耗低、延时小的特点.与从传统的主从型和维持阻塞型三值JKL触发器相比,所设计的三值脉冲式JKL触发器电路结构简单,节省了近54.5%的能耗. 中国论文网 /4/viewhtm　　关 键 词:触发器; 多值逻辑; 脉冲式触发; 低功耗 　　中图分类号:TN432; TP331 文献标志码:A 文章编号:1008-9497(2010)01-063-04 　　 　　锁存器和触发器是数字集成电路的基本单元.低功耗、高速度的触发器在现代高性能数字集成电路设计中起着至关重要的作用.触发器的性能对时钟网络甚至整个系统的延时、功耗、面积和时钟偏移等参数起着关键的作用[1-3]. 　　传统的主从型触发器,如POWERPC 603F,一般由两个部分构成:主触发器和从触发器.主从触发器具有硬边沿、正建立时间等特性,导致输入-输出的延迟(D-Q-delay)大[4]. 　　脉冲式触发器也可以称之为时钟竞争型触发器,其电路的基本构造思想是利用时钟信号的竞争,在时钟信号的边沿产生窄脉冲信号,电路在窄脉冲信号期间捕捉和采集输入信号[5].脉冲式触发器的输入信号能够在时钟触发沿到来之后才到达.因而,脉冲式触发器具有负的建立时间和软边沿等特性.这些特性有利于减小输入到输出的延迟(D-Q-delay),提高电路的速度[5-12]. 　　随着系统频率的提高,脉冲式触发器比传统的主从触发器越来越受到关注和欢迎[3,5-12].在二值数字系统中,近年来发展了多种结构的脉冲式触发器设计.多值逻辑由于信号容积率大,在一些应用上比二值逻辑具有显著的优势.然而目前对于三值CMOS脉冲式触发器的研究并不多.文献[11-12]研究了三值脉冲式D触发器,针对三值JKL触发器比三值D触发器功能更完善,目前又尚无文献报道的这一现象,提出了三值脉冲式JKL触发器的电路设计,进一步完善了三值脉冲式触发器系列的设计. 　　 　　1 单边沿脉冲式JKL触发器的设计 　　 　　文献[13]和文献[14]分别从门级出发设计了主从型和维持阻塞型的三值JKL触发器.采用门级技术设计的电路结构复杂,本文把MOS晶体管开关作为电路的基本构造元件,从开关级出发设计JKL触发器. 　　设计的单边沿脉冲式JKL触发器的电路图如图1所示.电路由一个脉冲信号发生器和一个JKL三值锁存器组成. 　　单边沿脉冲式触发器必须在时钟信号的上升沿或者下降沿产生窄脉冲信号.本文设计了一个单边沿脉冲信号发生器,如图1(a)所示.在时钟信号的上升沿产生窄脉冲信号.如图1(a)所示,用一个接地的pMOS管对节点X进行充电,合理的设置pMOS管P1的尺寸,可以提高电路的速度.脉冲信号发生器产生1个反相器延时宽度的窄脉冲信号clk_pulse.脉冲信号发生器能够被多个相邻的显性脉冲式触发器共享,从而降低整个电路的功耗,晶体管数目以及面积[8]. 　　图1中画有粗黑线的MOS管为高阈值MOS管,不带黑粗线的MOS管为低阈值MOS管.VDD、VDD/2和地分别对应于逻辑值2、1、0.图1(b)描述了图1(c)中所用到的文字运算电路的内部电路结构. 　　JKL三值锁存器由3条支路构成:一条支路完成对输出信号Q的置2操作,一条支路实现对Q的置0操作,一条支路实现对Q的置1操作. 　　当脉冲信号clk_pulse为高电平,输出信号Q的初始状态为0时,此时无论K、L为何值:若J=0,则3条支路都不导通,输出状态Q保持原有状态不变,即Q=0;若J=1,则m18、m19、m20和m21导通,节点Z被下拉为低电平,m22导通,Q被上拉为中间电平,即Q=1;若J=2,则m2、m3和m4导通,Y被下拉为低电平,m9导通,Q被上拉为高电平,即Q=2. 　　当脉冲信号clk_pulse为高电平,输出信号Q的初始状态为1时,此时无论J、L为何值:若K=0,则3条支路都不导通,输出状态Q保持原有状态不变,即Q=1;若K=1,则m4、m5、m6、m7和m8导通,节点Y被下拉为低电平,m9导通,Q被上拉为高电平,即Q=2;若K=2,则m10、m11、m12和m13导通,Q被下拉为低电平,即Q=0. 　　当脉冲信号clk_pulse为高电平,输出信号Q的初始状态为2时,此时无论J、K为何值:若L=0,则3条支路都不导通,输出状态