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习 题 1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 习 题 2. 下图所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 4选1多路选择器 习 题 3. 下图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 双2选1多路选择器 习 题 4. 给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，下图h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 1位全减器 习 题 5. 下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 D触发器电路图 习 题 6. 判断下面3个程序中是否有错误，若有则指出错误所在，并给出完整程序。 程序1： 程序2： Signal A, EN : std_logic; Architecture one of sample is Process (A, EN) variable a, b, c : integer; Variable B : std_logic; begin Begin c = a + b; if EN = 1 then B = A; end if; end; end process; 程序3： library ieee; use ieee.std_logic_1164.all; entity mux21 is port ( a, b : in std_logic; sel : in std_logic; c : out std_logic;); end sam2; architecture one of mux21 is begin if sel = 0 then c := a; else c := b; end if; end two;