基于FPGA的子钟的设计.docVIP

学士学位论文 论文题目: 基于FPGA的数字钟的设计 院(部)名 称: 电气信息工程学院 学 生 姓 名: 专 业: 测控技术与仪器 学 号: 指导教师姓名: 论文提交时间: 2012年4月 25 日 论文答辩时间: 2010年5月 6 日 学位授予时间: 摘 要本设计为一个多功能的数字钟，具有时间日期显示功能，以24小时循环计数；具有校时、跑表以及任意时刻闹钟功能。本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在Quartus ii工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统主要由主分频模块、控制模块、时间及其设置模块、时间显示动态位选模块、显示模块、秒表模块、日期显示与设置模块、闹钟模块等8个模块组成。本系统能够完成日期和时间的分别显示，由按键输入进行数字钟的校时、清零、启停功能。关键词：数字钟，硬件描述语言，VerilogHDL，FPGAABSTRACTThis design for a multi-function digital clock, with time date to show the function to 24 hours cycle count; When PaoBiao and, with the alarm clock function at any time.The use of EDA design technology, hardware-description language VerilogHDL description logic means for the system design documents, in Quartus ii tools environment, a top-down design, by the various modules together build a FPGA-based digital clock.System mainly by the main points frequency module, control module, time and set module, time display dynamic a choose module, display module, a stopwatch module, date display and set module, alarm clock module eight modules. This system can finish date and time display respectively, the key of input of the digital clock, reset, and when the1 stop function.Keywords ：digital clock, hardware description language, VerilogHDL, FPGAPAGE \* MERGEFORMATI目 录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc323153866 第一章 前 言 PAGEREF _Toc323153866 \h 1 HYPERLINK \l _Toc323153867 1.1 选题的目的、意义 PAGEREF _Toc323153867 \h 1 HYPERLINK \l _Toc323153868 1.2 课题研究的内容 PAGEREF _Toc323153868 \h 2 HYPERLINK \l _Toc323153869 第二章 系统总体设计方案 PAGEREF _Toc323153869 \h 3 HYPERLINK \l _Toc323153870 2.1 数字钟的顶层电路 PAGEREF _Toc323153870 \h 3 HYPERLINK \l _Toc323153871 2.2 数字钟的工作原理 PAGEREF _Toc323153871 \h 4 HYPERLINK \l _Toc323153872 第三章 单元电路设计 PAGEREF _Toc323153872 \h 6 HYPERLINK \l _Toc323153873 3.1 分频模块（fidv） PAGEREF _Toc32315387