西安交通大学数字电子技术实验报告.docx

实验三、ISE基础实验预习：? ?（1） 安装ISE13.4软件。? ?（2） 按照视频文件“Verilog语言输入法D_Flip_Flop.exe”进行演练。实验内容和步骤：下载开发板相关器件的Datasheet，了解其性能。按照P249附录A“FPGA实验预习报告模板”中的内容和步骤，完成D触发器的设计、综合、实现、仿真和下载全过程，熟悉ISE编程环境和用Adept下载编程文件的方法。在G盘用自己的学号建立文件夹，进入用自己学号建立的文件夹后，再建立本次实验的文件夹，及本次实验所建工程的文件夹，文件夹名可以起名为：D_Flip_Flop、My_FirstISE、或Experiment_1、或Test_1，等等。建立工程文件。输入D触发器的Verilog程序。编写D触发器的约束文件。综合、实现及生成编程文件。基于ISim的行为仿真。采用Adept软件下载 *.bit 程序到开发板。测试D触发器的逻辑功能。通过D触发器设计熟悉ISE软件后，自己设计一个门电路，例如与非门，重复以上ISE软件的使用步骤。验收：按照老师布置的逻辑门电路设计Verilog语言程序、约束文件、下载、仿真。要能说明任一时刻输入输出的逻辑关系。能够用开发板演示所设计的逻辑功能。实验程序1．VERILOG工程文件module D_Flip_Flop( input clk, input set, input D, input clr, output reg q//注意：always模块中的输出必须是寄存器型变量 );always @(posedge clk or posedge clr or posedge set)beginif(clr) q=0;else if(set) q=1;else q=D; endendmodule2．约束文件NET clk LOC =B8; //时钟NET D LOC =N3; //SW7NET set LOC =L3; //SW1NET clr LOC =P11; //SW0NET q LOC =G1; //LD73．仿真文件module test_D_Flip_Flop;// Inputsreg clk;reg set;reg D;reg clr;// Outputswire q;// Instantiate the Unit Under Test (UUT)D_Flip_Flop uut (.clk(clk), .set(set), .D(D), .clr(clr), .q(q));initial begin// Initialize Inputsclk=0;set=1;D=0; clr=0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereEndalways#10clk=~clk;always#12D=~D;always#33clk=~clk;always#42set=~set;endmodule仿真结果：实验四、组合逻辑电路实验Ⅰ（2学时）组合逻辑Ⅰ：（1）使用VERILOG设计一个新的逻辑功能（比如四输入或门、或非门、与或非门等等），并在开发板上验证，比如：??进实验室前编写好VERILOG源文件、约束文件和仿真文件（见4.1.2，P101（2））。（2）设计新的多路选择器（三选一、五选一等等），并在开发板上验证。实验前编写好VERILOG源文件、用户约束文件和仿真文件，实验报告中要给出仿真波形（见4.3，P111（2））。?(查看仿真波形、验收逻辑功能)（3）查看74LS138的Datasheet，用Verilog语言设计一个3-8译码器。用三个逻辑开关作为输入，8个LED灯作为输出，验证所设计的3-8译码器的逻辑功能。（选做）实验程序1．VERILOG设计逻辑函数（1）．VERILOG程序module gate2( input a, input b, input c, input d, output z );assign z=~((ab)|(cd));endmodule（2）．约束文件NET a LOC=P11;NET b LOC=L3;NET c LOC=K3;NET d LOC=B4;NET z LOC=M5;（3）．仿真程序#100;// Add stimulus here#100;a=0;b=0;c=0;d=1;#200;a=0;b=0;c=1;d=0;#200;a=0;b=0;c=1;d=1;#200;a=0;b=1;c=0;d=0;#200;a=0;b=1;c=0;d=1;#200;a=0;b=1