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用verilog编写8位扩展超前进位加法器代码
8位扩展超前进位加法器
/* *****************************************************************************
?? Ci+1 = Ai * Bi + Bi * Ci + Ci * Ai ??????? = Ai * Bi + ( Ai + Bi ) * Ci
?? Gi?? = Ai * Bi ?? Pi?? = Ai + Bi
?? Ci+1 = Gi + Pi * Ci ??????? = Gi + Pi * ( Gi-1 + Pi-1 * Ci-1 ) ??????? = Gi + Pi * ( Gi-1 + Pi-1 * ( Gi-2 + Pi-2 * Ci-2 ) ) ??????? . ??????? . ??????? . ??????? = Gi + Pi * ( Gi-1 + Pi-1 * ( Gi-2 + Pi-2 * ( ... ( G0 + P0 * C0 ) ... ) ) ) ??????? = Gi + Pi * Gi-1 + Pi * Pi-1 * Gi-2 + ... + Pi * Pi-1 * ... * P1 * G0 ???????????????????????? + Pi * Pi-1 * ... * P1 * P0 * C0
?? Gij? = Gi + Pi * Gi-1 + Pi * Pi-1 * Gi-2 + ... + Pi * Pi-1 * ... * Pj+1 * Gj
?? Pij? = Pi * Pi-1 * ... * Pj+1 * Pj;
?? Gi,i = Gi; ?? Pi,i = Pi;
***************************************************************************** */
module adder_8bits( s, co, a, b, ci );
?? output [ 7 : 0 ] s; ?? output co; ?? input? [ 7 : 0 ] a; ?? input? [ 7 : 0 ] b; ?? input? ci; ?? ?? wire?? [ 7 : 0 ] g; ?? wire?? [ 7 : 0 ] p; ?? wire?? [ 8 : 0 ] c;
?? assign g = a b; ?? assign p = a | b;
?? assign g00_00 = g[ 0 ]; ?? assign p00_00 = p[ 0 ];
?? assign g02_02 = g[ 2 ]; ?? assign p02_02 = p[ 2 ];
?? assign g04_04 = g[ 4 ]; ?? assign p04_04 = p[ 4 ];
?? assign g06_06 = g[ 6 ]; ?? assign p06_06 = p[ 6 ];
?? assign g01_00 = g[ 1 ] | p[ 1 ] g[ 0 ]; ?? assign p01_00 = p[ 1 ] p[ 0 ]; ?? assign g03_02 = g[ 3 ] | p[ 3 ] g[ 2 ]; ?? assign p03_02 = p[ 3 ] p[ 2 ];
?? assign g03_00 = g03_02 | p03_02 g01_00; ?? assign p03_00 = p03_02 p01_00;
?? assign g05_04 = g[ 5 ] | p[ 5 ] g[ 4 ]; ?? assign p05_04 = p[ 5 ] p[ 4 ]; ?? assign g07_06 = g[ 7 ] | p[ 7 ] g[ 6 ]; ?? assign p07_06 = p[ 7 ] p[ 6 ];
?? assign g07_04 = g07_06 | p07_06 g05_04; ?? assign p07_04 = p07_06 p05_04;
?? assign g07_00 = g07_04 | p07_04 g03_00; ?? assign p07_00 = p07_04 p03_00;
?? assign c[ 0 ] = ci;
?? assign c[ 1 ] = g00_00 | p00_00 c[ 0 ];
?? assign c[ 2 ] = g01_00 | p01_00 c[ 0 ];
?? assign c[ 3 ] = g02_02 | p02_02 c[ 2 ];
?? assign c[
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