基于vhdl全数字锁相环的设计说明书.docVIP

下载本文档

52
0
约4.14万字
约 10页
2018-08-07 发布于贵州
举报
版权申诉

基于vhdl全数字锁相环的设计说明书.doc

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

基于vhdl全数字锁相环的设计说明书

理工大学毕业设计 PAGE \* MERGEFORMAT30 Ⅲ 目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc 第一章　绪论 PAGEREF _Toc \h 1 HYPERLINK \l _Toc 1.1　锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 PAGEREF _Toc \h 1 HYPERLINK \l _Toc 1.2　锁相环（PLL） PAGEREF _Toc \h 1 HYPERLINK \l _Toc 1.2.1　锁相环的发展及应用 PAGEREF _Toc \h 1 HYPERLINK \l _Toc 1.2.2　锁相环的分类与特点 PAGEREF _Toc \h 2 HYPERLINK \l _Toc 1.2.3　锁相环的优点 PAGEREF _Toc \h 3 HYPERLINK \l _Toc 1.3　全数字锁相环的现状及发展 PAGEREF _Toc \h 3 HYPERLINK \l _Toc 1.4　本论文的研究内容 PAGEREF _Toc \h 4 HYPERLINK \l _Toc 第二章　全数字锁相环的开发系统 PAGEREF _Toc \h 5 HYPERLINK \l _Toc 2.1　EDA技术简介 PAGEREF _Toc \h 5 HYPERLINK \l _Toc 2.1.1　EDA的发展 PAGEREF _Toc \h 5 HYPERLINK \l _Toc 2.1.2　EDA技术的主要内容 PAGEREF _Toc \h 5 HYPERLINK \l _Toc 2.1.3　EDA技术的基本特征及特点 PAGEREF _Toc \h 5 HYPERLINK \l _Toc 2.1.4　EDA设计工具 PAGEREF _Toc \h 6 HYPERLINK \l _Toc 2.2　现场可编程门阵列（FPGA） PAGEREF _Toc \h 6 HYPERLINK \l _Toc 2.3　硬件设计语言－VHDL PAGEREF _Toc \h 6 HYPERLINK \l _Toc 2.3.1　VHDL语言简介 PAGEREF _Toc \h 6 HYPERLINK \l _Toc 2.3.2　VHDL语言的特点 PAGEREF _Toc \h 7 HYPERLINK \l _Toc 2.4　软件开发工具－MAX＋plus II PAGEREF _Toc \h 8 HYPERLINK \l _Toc 2.4.1　MAX+PLUSⅡ概述 PAGEREF _Toc \h 8 HYPERLINK \l _Toc 2.4.2　Max+plusⅡ功能简介 PAGEREF _Toc \h 9 HYPERLINK \l _Toc 2.4.3　Max+plusⅡ设计流程 PAGEREF _Toc \h 11 HYPERLINK \l _Toc 2.5　实验开发系统 PAGEREF _Toc \h 12 HYPERLINK \l _Toc 第三章　设计总体规划 PAGEREF _Toc \h 13 HYPERLINK \l _Toc 3.1　整体方案 PAGEREF _Toc \h 13 HYPERLINK \l _Toc 3.2　关于全数字锁相环设计的几种方案 PAGEREF _Toc \h 13 HYPERLINK \l _Toc 3.3　设计分工 PAGEREF _Toc \h 16 HYPERLINK \l _Toc 3.3.1　模块划分 PAGEREF _Toc \h 16 HYPERLINK \l _Toc 第四章　基于VHDL的全数字锁相环的设计 PAGEREF _Toc \h 17 HYPERLINK \l _Toc 4.1　全数字锁相环的介绍 PAGEREF _Toc \h 17 HYPERLINK \l _Toc 4.2　ADPLL结构及工作原理 PAGEREF _Toc \h 17 HYPERLINK \l _Toc 4.3　全数字锁相环模块介绍 PAGEREF _Toc \h 18 HYPERLINK \l _Toc 4.4　全数字锁相环的VHDL设计 PAGEREF _Toc \h 18 HYPERLINK \l _Toc 4.4.1　全数字锁相环的基本结构框图 PAGEREF _Toc \h 18 HYPERLINK \l _Toc 4.4.2　全数字锁相环各模块原理及子程序设计 PAGEREF _Toc \h 19 HYPERLINK \l _Toc 4.4.3　总体模