第3节VHDL并发语句.pptVIP

* 河海大学常州校区 第三讲 VHDL并发语句 */ 23 * 第三讲 VHDL并发语句 3.1 并行信号赋值语句 3.2 进程语句 3.3 块语句 3.4 元件例化语句 3.5 生成语句 并行语句所在位置： ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 并行语句 END ARCHITECTURE 结构体名 3.1 并行信号赋值语句 1. 简单信号赋值语句 赋值目标 ?= 表达式 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ; END ARCHITECTURE curt； 2. 条件信号赋值语句 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ； 【例】 ENTITY mux IS PORT ( a,b,c : I