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E1通信芯片FPGA设计 　　摘要本设计是采用FPGA来实现E1通信协议，主要实现的功能有支持E1单帧和复帧方式、CRC4校验、可选时隙、多种告警管理、CAS复帧的传输、多种环回测试功能、Sa比特处理器及支持接收通路时钟的提取与锁定；满足E1输出接口时序的抖动特性。利用FPGA的硬件可定制性特点可以对E1协议的各个部分做特殊处理来满足不同的需求，外部只需增加简单的电平转换电路即可实现整个E1通信系统，这使得比传统的E1通信系统（专用芯片方案）有更强的竞争优势。 　　关键词E1；PCM；DLL；FPGA 　　中图分类号：TN915 文献标识码：A 文章编号：1671-7597（2014）11-0031-02 　　随着现代通信技术的发展，基础传输接入通信对通信的高质量、低成本、可定制、高集成及在线升级的需求变得越来越强烈。在PDH通信中，E1通信在我国的传输接入领域处于绝对统治地位。大量且广泛的使用使得E1的通信应用往往是采用集成芯片的方案实现，对于简单的只有E1通信的系统来说，这样的方案是比较可行的，但是这也存在一定的问题，那就是无法完成低成本、高集成及在线升级。当E1通信是处在一个有FPGA的大系统中的子系统时，采用FPGA实现E1通信就有比较大的优势了，首先他可以利用大系统中的FPGA器件，不需要额外的器件成本；减小PCB板面积；其次他可以实现一些特殊的功能：比如复用64k系统的路数、多路E1的集成、环回测试的方式等；还可以快速移植，缩短开发周期，提高系统稳定性。 　　1E1通信系统架构 　　中国和欧洲采用PDH的一次群E1通信协议，该通信协议开始主要是为电话网服务，因此他的很多特点都有电话通信的特征。后来由于该协议接口的规范性，逐渐应用到越来越多的场合。 　　1.1 E1协议基础 　　E1又称为PDH一次群，是32个64kbit/s通过时分复用的方式得到的一次群，即将32个时隙的数据组成1个E1帧结构，线路速率为2.048Mbit/s。 　　E1帧结构如表1所示。 　　表1E1帧结构 　　TS0 TS1 TS2 ... TS16 TS17 ... TS31 　　 　　表2TS0帧格式 　　 Bit 1 2 3 4 5 6 7 8 　　复 　　帧 子 　　复 　　帧 　　Ⅰ C1 0 0 1 1 0 1 1 　　 0 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C2 0 0 1 1 0 1 1 　　 0 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C3 0 0 1 1 0 1 1 　　 1 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C4 0 0 1 1 0 1 1 　　 0 1 A1 SA4 SA5 SA6 SA7 SA8 　　 子 　　复 　　帧 　　Ⅱ C1 0 0 1 1 0 1 1 　　 1 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C2 0 0 1 1 0 1 1 　　 1 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C3 0 0 1 1 0 1 1 　　 E 1 A1 SA4 SA5 SA6 SA7 SA8 　　 C4 0 0 1 1 0 1 1 　　 E 1 A1 SA4 SA5 SA6 SA7 SA8 　　 　　当E1帧结构采用PCM31/PCM31C时，TS16作为普通的数据时隙，当采用PCM30/PCM30C时，TS16作为CAS信令时隙。在所有的帧结构中TS0都是作为帧同步定位时隙。 　　TS0在基本帧中采用奇偶帧相区别，在复帧中采用16帧相区别（2个子复帧），TS0帧格式如表2。 　　TS16在CAS复帧中的帧结构由16个E1基本帧组成，如表3所示。 　　表3TS16帧结构 　　Bit 1 2 3 4 5 6 7 8 　　0帧 0 0 0 0 1* A2 1* 1* 　　1～15帧 A B C D A B C D 　　 　　1.2 FPGA的E1通信架构 　　E1通信的FPGA架构由HDB3编解码模块、E1的收发模块、控制告警模块、SA处理模块、锁相环时钟处理模块等构成，架构如图1所示。 　　 　　图1FPGA的E1通信架构 　　2E1通信系统实现 　　2.1 线路时钟提取与锁定 　　在E1通信中提取出线路上的时钟的好坏关乎整个E1通信设计质量的高低。本设计采用HDB3信号的跳变沿来触发高频时钟信号计数器复位的方式来得到初步的线路时钟，然后将该时钟通过DLL来平滑高倍时钟颗粒带来的时钟抖动得到满足E1接口抖动的高稳定时钟。 　　设计实现框图如图2所示。 　　 　　图2接收线路时钟处理 　　接收E1数据时，前期的数据时钟恢复会