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一种高速高线性采保电路的设计 　　摘 要:本文设计了一种拓扑结构为开环,基于栅压自举开关技术的S/H电路。在Cadence Spectre环境下进行仿真,在1.6GSPS的采样速率下,当输入信号为775MHz,1Vpp的正弦波时,该采样/保持电路的SFDR达到55.63dB,THD为-53.93dB。 　　关键词:ad转换器采样保持电路高速栅压自举 　　中图分类号:TM-9 文献标识码:A 文章编号:1007-9416(2010)12-0048-03 　　 　　A new design of A High-Speed Highly-Linear CMOS S/H Circuit 　　 　　ZHOU Yang1,2 ,ZHANG Zhengfan2,3,LI Ruzhang3 　　(1.Chongqing University of Posts and Telecommunications, Chongqing 400065; 　　2.National Laboratory of Analog ICs, Chongqing 400060; 　　3.Sichuan Institute of Solid State Circuits, China Electronics Technology Group Corp.Chongqing 400060) 　　 　　Abstract:This paper describes the high-speed and highly linear CMOS sample/hold circuit that was used in front end of an ADC.The architecture of sample/hold based on an open-loop structure that enables it operates in high speed.The sample/hold consists of highly linear open-loop buffer and bootstrapped switch.Simulate with Cadence Spectre,this sample-and-hold circuit achieves 55.63dB SFDR,-53.93dB THD 　　Key Words:ad converter,S/H,high speed,bootstrap switch 　　 　　1 引言 　　随着信息化的发展,数字信号处理技术越来越广泛的运用到信号处理和信号传输等领域。对于数字模拟转换器(ADC)的转换速率提出了更高的要求,采样保持电路(S/H)作为ADC前端的一个关键单元电路,成为限制ADC转换速率进一步提升的一个决定因素。S/H电路的基本拓扑结构分为两种:开环和闭环。虽然闭环结构能够满足高精度,但是速度往往不高,而开环结构则非常适合高速的要求[1]。 　　本文设计了一种拓扑结构为开环,基于自举开关技术的S/H电路。在Cadence Spectre环境下进行仿真,在1.6GSPS的采样速率下,当输入信号为775MHz,1Vpp的正弦波时,该采样/保持电路的SFDR达到55.63dB,THD为-53.93dB。 　　 　　2 CMOS S/H 电路结构 　　传统的带有米勒补偿的单端采样保持电路如图1所示,包括一个采样开关S1,米勒反馈回路和一个高输出阻抗的单位增益缓冲器。其中米勒反馈回路由电容C1,C2和开关S2和一个放大器组成。 　　本文设计了一个全差分双采样保持电路,如图2所示,相对于传统的米勒补偿采保电路,该结构增加了一组开关和电容,并且高阻抗单位增益缓冲器被一个高阻抗负反馈单位增益缓冲器所代替,当φ1,φ3闭合时,电路工作在采样模式;φ2’闭合时电路工作在保持模式。 　　该采样保持电路采用差分结构。差分结构降低了对共模噪声干扰的灵敏度及时钟信号的馈通,并且显著的抑制了偶次谐波引起的失真。[2][3]但同时也有一些缺点。最显著的问题是输出端的共模电压可能不稳定。因此,需要加入共模反馈电路(在第3部分电路设计及分析3.1中给出),以稳定共模电平。使用栅压自举开关,使采样开关栅压随输入信号变化而等量变化,增加开关的线性度,减小谐波失真。 　　 　　3 电路设计及分析 　　3.1 放大器及共模反馈电路 　　图3给出一个两级的运放。第一级采用了“套筒式”共源共栅结构,因为NMOS的迁移率和截止频率比PMOS高,所以使用NMOS作为输入管,可以使运放的速度达到最大值;第二级采用共源级输出,以提供最大的摆幅和驱动能力。两级中的补偿采用米勒补偿,与一般的米勒补偿相比,采用共源共栅结构的米勒补