武汉理工大学EDA实验原理图输入法输入的4位全加器和Verilog HDL语言输入的16进制频率计.docxVIP

序号（学号）： 06 学生实验报告书 实验类别 EDA实验 学 院 信息工程学院 专 业 通信工程 班 级 信息SY1001班 姓 名 龙涛 指导教师 聂明新 2012 年 12 月 30 日 实验课程名称：EDA技术与应用 实验项目名称 原理图输入法设计4位全加器实验 实验成绩 实 验 者 龙涛 专业班级 信息sy1001 组 别 04 同 组 者 实验日期 2012.12.30 一、实验目的 1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。 2．熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握利用EDA软件进行原理图输入方式设计的详细流程。 二、实验内容 实验内容1：完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。 实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。 三、实验仪器 1.计算器及操作系统 2.Quartus II软件 四、实验原理 1、半加器描述 半加器真值表如表一所示： a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1半加器h_adder真值表 co表示输出进位位，输入a和b分别表示加数和被加数。so为输出和，其功能可用布尔代数式表示为： 因此1个半加器可以由一个与门，一个非门和一个同或门构成，然后用Quartus II软件画出电路图如图1所示 图1 半加器h_adder电路图 2、1位全加器描述 一位全加器可以由两个半加器和一个或门连接而成，因而可以调用半加器元件来设计1位全加器。 图2 1位全加器电路图 3、4位全加器设计描述 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 首先根据半加器的布尔代数式应用基本逻辑门设计半全加器，而后仿真验证半加器设计，准确无误后生成元件，供一位全加器设计用。再调用半加器元件设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。将4个1位全加器级联构成四位全加器。 五、实验步骤 1、为本项工程设计建立文件夹 ：文件夹取名为adder，路径为d:\adder。 2、建立原理图文件工程和仿真 原理图编辑输入流程如下： 打开原理图编辑窗。打开QuartusⅡ，选菜单File→new，选择原理图文件编辑输入项Block Diagram/Schematic File，按OK键。 建立一个初始化原理图。在编辑窗口点击右键，在弹出菜单中选择输入元件项Insert→Symbol,将元件调入原理图编辑窗口中 原理图文件存盘。选择菜单File→Save As,将此原理图存于刚才建立的目录d:\adder中，取名为h_adder.bdf。 建立原理图文件为顶层设计工程。然后将此文件h_adder.bdf设定为工程。 绘制半加器原理图。将元件放入原理图编辑窗口，按图1接好电路。 仿真测试半加器。全程编译后，打开波形编辑器。选择File→new命令，在New窗口中选择Vector Waveform File选项。设置仿真时间区域，编辑输入波形，仿真器参数设置，启动仿真器，观察仿真结果。 3、将设计项目（一位半加器）设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成课调用的底层元件。在半加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。 图3 半加器示意图 4、设计全加器顶层文件 为了建立全加器顶层文件，必须打开一个原理图编辑窗口，方法同前。 选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，命名为f_adder.bdf。 在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件h_adder和若干元器件，按图2连接好一位全加器电路图。 仿真测试全加器。全程编译后，打开波形编辑器。选择File→new命令，在New窗口中选择Vector Waveform Fil