白皮书采用QuartusII渐进式编译技术提高效能.PDFVIP

白皮书 采用 Quartus II 渐进式编译技术提高效能 引言 设计人员开发的 FPGA 逻辑密度和性能在不断提高，面临的产品及时面市压力也越来越大。计算能力的提 高速度不足以维持综合、布局布线编译时间不变。例如，在过去 10 年中， Altera® 器件逻辑单元数量增长 了 35 倍，存储器位数增长了 100 倍以上，而计算能力仅增长了 10 倍。大型 FPGA 中容量更大、性能更好 的设计导致编译时间越来越长。 当今的 FPGA 设计人员还需要应对编译时间问题，解决和以前 ASIC 设计类似的时序逼近问题。 2008 年， Altera 密度最大的 Stratix® IV 和HardCopy® IV 设计的逻辑门数量平均达到ASCI 设计的两倍，如图1所示。如 果没有 Altera 在缩短编译时间上的努力，这些大型设计在每一次设计改动时，可能需要一整天的时间进行 编译，导致效率低下，浪费设计时间。 图 1. FPGA 超过了 ASIC 设计的平均规模 (1) 注释： (1) 数据基于 artner Dataquest 报告， 11/21/07。 获得成功的关键是在 FPGA 设计和调试阶段能够迅速进行迭代。设计人员希望缩短每一设计迭代的编译时 间，能够有信心保持时序逼近结果以减小完成设计所需要的设计迭代次数。为解决这些问题，FPGA 采用 了ASIC 设计中成熟的方法。 FPGA 和 EDA 供应商提供以前只有 ASIC 设计工具中才有的渐进式设计和编 译功能。这些功能包括支持设计重用、设计变化以及工程顺序变化的自上而下方法，以及包括团队设计流 程的自下而上设计方法。 Altera 的Quartus® II 设计软件的渐进式编译功能满足了当今FPGA 设计人员对提高设计效能的需求。本白皮书 介绍渐进式编译流程是怎样提高高密度、高性能 FPGA 设计效能的。 传统的 “固定式”编译和渐进式编译 传统上，层次设计在逻辑综合和适配 ( 或者布局布线 ) 之前被展开为单个网表。每次修改设计后，都需要对 设计重新编译。这样做的原因之一是通过处理整个设计，编译器可以进行全局优化以提高资源利用率和时 WP-01062-1.0 2008 年 5 月， 1.0 版 1 采用 Quartus II 渐进式编译技术提高效能 Altera 公司 序性能。然而，对整个设计进行编译会导致在微小的设计改动时也需要很长的编译时间。而且，设计人员 也不愿意看到一部分设计的改动会影响设计中其他部分的时序逼近。在小型设计中，例如 CPLD 或者低密 度 FPGA 设计，当简单的按键式编译很容易达到时序要求时，设计人员能够成功地使用固定式编译流程。 当编译时间和保留时序逼近结果并不重要时，固定式设计是令人满意的。 对设计中的其他部分进行修改时，使用渐进式流程可以保留未修改逻辑部分的结果和性能不变。这样能够 大大缩短设计编译时间，每天可以进行更多的设计迭代，更有效的达到时序逼近。渐进式设计流程还支持 简单的设计重用，让设计人员采用基于团队的设计方法在当今多地区设计环境中独立建立并优化设计模块。 建议在大型设计和高密度器件设计中采用渐进式编译，相对于器件体系结构速率性能要求较高的设计也可 以采用该方法。 当使用渐进式编译时，设计层次被映射到设计分区中，在编译过程中单