定时器课件设计.doc

PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 1 摘要： 本设计通过使用89C52RC芯片核心，通过P3.4-P3.7口控制按键录入时间，P0.0-P0.7控制LED数码显示器时间，P2.3控制蜂鸣器定时器到达指定时间报警，XTAL1、XTAL2口连接晶体振荡电路，RST连接复位电路，最终通过编程的程序实现定时器功能。 关键词：89C52RC芯片、按键、LED数码管、蜂鸣器、晶体振荡电路、复位电路、定时器目录 一、定时器设计分析3 1.1设计要求3 1.2设计目的3 1.3总体设计3 二、硬件电路设计及实现3 2.1设计原理图3 2.2 AT89C52芯片4 2.2.1芯片端口5 2.2.2芯片资源7 2.3锁存器74HC5738 2.4蜂鸣器9 2.5晶振电路10 2.6复位电路10 三、软件设计10 3.1程序流程图设计10 3.2程序11 四、实物图展示15 五、设计总结16 六、参考文献16 一、定时器设计分析 1.1设计要求及要求 目的： 利用8253等接口芯片设计定时器（或51单片机），要求通过键盘输入计时时间，并提供一种以上的报警方式。 要求： 1)概述所作题目的意义、本人所做的工作及系统的主要功能； 2）进行硬件电路设计及描述； 3）进行软件设计流程及描述； 4）给出源程序代码及注释； 5）画出硬件电路图，给出主流程及流程框图； 6）写出课程设计体会； 1.2设计目的 1）通过课程设计，要求学生熟练和掌握微机系统的软件、硬件设计的方法、设计步骤，使学生得到微机开发应用方面的初步训练。 2）让学生独立或集体讨论设计题目的总体设计方案、编程、软件硬件调试、编写设计报告等问题，真正做到理论联系实际，提高动手能力和分析问题、解决问题的能力，实现由学习知识到应用知识的初步过渡。 3）熟悉编写应用程序和实际设计中的硬软件调试方法和步骤，熟悉微机系统的硬软件开发工具的使用方法。 1.3总体设计 设计编写一个合适的程序并且通过使用89C52RC芯片完成通过键盘输入设定倒数计时时间、自动倒数计时、暂停计时以及复位的功能。 硬件电路设计及实现 2.1设计原理图 2.2 AT89C52芯片 AT89C52芯片引脚图 AT89C52是一个低电压，高性能CMOS 8位单片机，片内含8k bytes的可反复擦写的Flash只读程序存储器和256 bytes的随机存取数据存储器（RAM），器件采用ATMEL公司的高密度、非易失性存储技术生产，兼容标准MCS-51指令系统，片内置通用8位中央处理器和Flash存储单元。功能包括对会聚主IC内部寄存器、数据RAM及外部接口等功能部件的初始化，会聚调整控制，会聚测试图控制，红外遥控信号IR的接收解码及与主板CPU通信等。主要管脚有：XTAL1（19脚）和XTAL2（18脚）为振荡器输入输出端口，外接12MHz晶振。RST/Vpd（9脚）为复位输入端口，外接电阻电容组成的复位电路。VCC（40脚）和VSS（20脚）为供电端口，分别接+5V电源的正负端。P0~P3为可编程通用I/O脚，其功能用途由软件定义，在本设计中，P0端口（32~39脚）被定义为N1功能控制端口，分别与N1的相应功能管脚相连接，13脚定义为IR输入端，10脚和11脚定义为I2C总线控制端口，分别连接N1的SDAS（18脚）和SCLS（19脚）端口，12脚、27脚及28脚定义为握手信号功能端口，连接主板CPU的相应功能端，用于当前制式的检测及会聚调整状态进入的控制功能。 2.2.1芯片端口 P0口 P0口是一组8位漏极开路型双向I/O口，也即地址/数据总线复用口。作为输出口用时，每位能吸收电流的方式驱动8个TTL逻辑门电路，对端口P0写“1”时，可作为高阻抗输入端用。在访问外部数据存储器或程序存储器时，这组口线分时转换地址（低8位）和数据总线复用，在访问期间激活内部上拉电阻。 P1口 P1是一个带内部上拉电阻的8位双向I/O口，P1的输出缓冲级可驱动（吸收或输出电流）4个TTL逻辑门电路。对端口写“1”，通过内部的上拉电阻把端口拉到高电平，此时可作输入口。作输入口使用时，因为内部存在上拉电阻，某个引脚被外部信号拉低时会输出一个电流(IIL)。 P2口 P2是一个带有内部上拉电阻的8位双向I/O口，P2的输出缓冲级可驱动（吸收或输出电流）4个TTL逻辑门电路。对端口P2写“1”，通过内部的上拉电阻把端口拉到高电平，此时可作输入口，作输入口使用时，因为内部存在上拉电阻，某个引脚被外部信号拉低时会输出一个电流(IIL)。在访问外部程序存储器或16位地址的外部数据存储器（例如执行MOVX@DPTR指令）时，P2口送出高8位地址数据。在访问8位地址的外部数据存储器（如执行MOVX@RI指令）时