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基于FPGA多路高清视频信号叠加系统设计 　　摘 要 本文利用FPGA为核心处理芯片，设计并实现了三路高清视频信号的叠加。该系统可以对输入的视频信号进行任意比例和任意位置的叠加。实验结果表明，该系统叠加效果良好、实时性好、灵活性强。 　　【关键词】FPGA 高清 视频叠加 　　随着数字图像处理技术的飞速发展，视频信号叠加技术在现在社会中的应用非常广泛，运用的领域也越来越多，如：视频监控、银行点票机视频叠加器、广告娱乐以及交通管理等领域。当前大多数视频叠加主要是基于字符叠加芯片的，这种叠加技术只能进行简单字符的叠加，并且叠加的视频信号的分辨率较低，灵活性较差，成本高。为此，本文提出了通过FPGA作为主控芯片，实现多路高分辨率视频信号的叠加技术。这样技术，既克服了传统视频叠加器处理分辨率低的缺点，又能够支持视频信号的实时缩放与平面相对移动的功能，具有处理速度快，实时性好，灵活性强等特点。 　　1 硬件系统实现 　　本文设计了一种基于FPGA的三路高清视频信号的叠加系统，该系统采用ALTERA公司cyclone III系列的EP3C16F484C6作为核心处理芯片，其外围电路包括A/D转换电路，FPGA配置电路，串口通信（UART）电路，SDRAM存储电路，D/A转换电路。系统硬件结构框图如图1所示。 　　图1：系统硬件结构框图 　　各个电路模块的功能如下： 　　（1）A/D转换电路：该电路模块的主要功能是将VGA接口输入的模拟RGB信号转换为FPGA能够直接处理的数字RGB信号。由于本设计中要求支持的分辨率能达到1600*1200@60Hz，所以本设计中采用了ADI公司的AD9888芯片进行A/D转换，该芯片最大支持分辨率为1600*1200@75Hz，满足设计要求。 　　（2）FPGA配置电路：该模块的主要功能是将程序配置到FPGA中，以便对FPGA进行操作和调试。 　　（3）SDRAM存储电路：该电路模块的主要功能是为图像实时处理提供足够的缓存空间。 　　（4）串口通信电路：该电路模块的主要功能是进行上位机和FPGA的通信，利用该电路模块，我们可以通过上位机对视频叠加系统进行控制。 　　（5）D/A转换电路：该电路模块的主要功能是将通过FPGA处理后的数字RGB信号转换为模拟RGB信号，通过VGA接口进行输出。 　　2 软件系统实现 　　本系统软件部分采用模块化的设计方法，总体流程如图2所示。 　　图2：软件总体流程图 　　2.1 视频图像分辨率和极性判别模块 　　本系统要求能够对不同分辨率的视频信号进行叠加，因此需要判别出输入视频信号的分辨率和极性。视频极性的判断方法如下：由VESA时序图可知，当有数据传输时，DE为高电平，而没有数据时即为低电平，并且当此信号为高电平时场同步信号（VSYNC）与行同步信号（HSYNC）是不变的，因此可以在DE的边缘对场同步和行同步信号进行采样，判断它们的值。并且分析VESA时序可知，同步信号极性和消隐区相对应，即消隐区为低电平为负极性，当消隐区为高电平为正极性，因此得到的同步信号的值与极性相反。视频分辨率的判断：设计两个计数器counter_h和counter_v，counter_h为行内像素计数器，而counter_v为一帧图像中行计数器。首先通过计数器计算像素数据有效信号front_de，当低电平时清零，高电平时counter_h累计，取counter_h的最大值即为行像素点值，命名为h_figue；计数器counter_v为行计数，每当counter_h值为1时，counter_v累计，而当场信号front_vsync1消隐区到来时，对counter_v清零，同样取counter_v的最大值，即为一帧图像的行数，在设计中命名为v_figue，最后即得到了分辨率为h_figue乘以v_figue。 　　2.2 图像采集存储模块 　　该模块首先将外部数据缓存到FPGA内部SRAM中，然后采用乒乓操作方式将SRAM中的数据缓存到外部SDRAM中。 　　2.3 图像叠加实现模块 　　该模块将由外部SDRAM读取的顶图图像信息经过缩放后叠加到底图上，叠加算法实现方式如下：输入视频图像中，同时获得某个坐标点的顶图的像素值P1（R1，G1，B1）和底图的像素点P2（R2，G2，B2），判断顶图像素值P1（R1，G1，B1）是否为需要的像素点，如果该像素点满足需要，那么输出该像素点，否则输出对应坐标的底图像素点。 　　2.4 显示驱动器时序发生器模块 　　该模块主要是根据VESA标准产生满足需要的时序控制器，驱动VGA正确显示。 　　3 实验结果 　　图3为经过硬件平台进行叠加后的效果图，由叠加效果图可知，本文设计的视频叠加系统效果良好，可以对输入的