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基于FLEX10K数字显示程序设计 　　摘 要 　　本文利用达盛EDA实验箱，在FLEX10K芯片的基础上完成了数字显示程序的模块设计、VHDL语言的设计描述及硬件实现。数字显示程序设计可以作为《EDA技术与应用》课程的实验模块来巩固学生对动态扫描的原理的理解，并进一步掌握VHDL语言的编程方法。 　　【关键词】FLEX10K芯片 数字显示程序 编程方法 　　EDA的全称是Electronic Design Automation，中文含义是电子设计自动化。EDA技术是一门多学科融合的电子产品设计自动化的新技术。掌握EDA技术是培养高素质、高技能电子产品设计人才的需要，是现代集成电路和电子整机系统设计及科技创新和产业发展的需要。EDA技术以计算机为工作平台，以可编程逻辑器件PLD的软件及实验开发系统为设计工具，以硬件描述语言为系统的设计语言，用软件方式进行元件建模和系统仿真，最终形成集成电子系统或ASIC芯片。目前生产 PLD 的厂商有Xilinx，Altera，Lattice和Actel等公司。常见的PLD产品有Xilinx 公司的 XC 系列，Lattice 公司的 ispLSI系列和Altera 公司的MAX和 FLEX系列等。 本文是以Altera 公司 的FLEX10K 器件为载体，以Altera 公司提供的强大而易于使用的软件开发工具 MAX+PLUSⅡ为设计工具来实现数字显示的程序设计，最后借助北京达盛EDA 实验箱来完成硬件实现。 　　1 FLEX10K芯片的结构特性 　　Altera 公司 的FLEX10K系列器件采用CMOS-SRAM工艺制造，是高密度阵列嵌入式可编程逻辑器件系列。 　　1.1 内部结构 　　FLEX10K器件主要由嵌入阵列、逻辑阵列、快速通道（FASTTRACK）以及IO单元构成。嵌入阵列由EAB构成，实现存储和专用逻辑功能，完成RAM，ROM，双口RAM或者FIFO功能。逻辑阵列由LAB构成。8个逻辑单元（LE）和一个局部连接构成一个LAB。EAB和LAB由跨越整个器件的行、列快速互联通道连接。行列通道的两端是IO单元。嵌入阵列块和逻辑阵列块结合提供了嵌入式门阵列的高性能和高密度，设计者可以在某个器件上实现一个完整的系统。 　　1.2 主要特点 　　（1） 高密度嵌入式可编程逻辑器件， 提供了在单个器件中的系统集成。 　　（2） 3.3V或5.0V的工作模式，低功耗。 　　（3）遵守全 PCI 总路线， 内带 JTAG（ 联合测试行动组） 边界扫描电路； 通过外部 EPROM、集成控制器或 JTAG 接口实现在电路可重构等。 　　（4） I/O 引脚都有INPUT/OUTPUT寄存器。 　　（5） 具有低延时时钟和内部三态总线，能提供复杂逻辑设计所需的功能。 　　（6） 具有在系统（ISP）可配置特性。 　　（7） MAX+PLUSⅡ开发系统提供软件支持，自动布局布线，可在PC机或工作站上运行。 　　2 数字显示程序的设计 　　2.1 程序模块设计 　　数字显示设计要同时显示0-7共8个数字，则需要用到8个数码管。每个时钟周期内只扫描一个数码管，只能显示一位数据，显示的数据值由段码来控制，同时由位码来选择数码管，对各数码管进行动态扫描。利用人眼的视觉暂留现象，只要时钟扫描100HZ，则可以观测到所有的数码管是同时显示的。达盛EDA实验箱可以提供20MHZ的原始外部时钟输入，为了得到动态扫描的时钟脉冲，同时看到8个数字，程序需要如下模块：计数分频模块、动态扫描模块、确定数码管与对应数字模块以及译码显示模块。 　　2.2 程序的VHDL语言实现 　　（1）实体：本设计需要四个端口：时钟输入、复位控制、段码输出以及位码输出。 7段数码管加上小数点一共就是8位。段码的数据类型是8位标准逻辑矢量。本设计是利用达盛EDA实验箱来完成硬件实现。该实验箱共有8个数码管，其中四个是低电平亮，另外四个是高电平亮。所以位码是四位的标准逻辑矢量。实体名取为display。实体的VHDL语言描述如下： 　　Entity display is 　　Port （ clk： in std_logic； 　　rst： in std_logic； 　　dataout ： out std_logic_vector（ 7 downto 0 ）； 　　sel ： out std_logic_vector（ 3 downto 0 ） ） ； 　　End display； 　　（2）结构体：该设计共有4个模块，分别用P1、P2、P3和P4四个进程来描述。 　　P1代表计数分频模块，该模块利用一个异步复位的16位计数器CS将20MHZ的原始时钟分频为305HZ的动态扫描时钟。P