基于FPGA实现减小DRAM延迟Cache设计.docVIP

基于FPGA实现减小DRAM延迟Cache设计 　　[摘要] 本文的Cache是本人为网络安全加速卡NSA所设计的，它主要用来消除DRAM（Dynamic Random Access Memory）的延迟时间，加快系统运行速度.由于此项目是用FPGA实现的，所以本文采用FPGA内部的CAM（Content Addressable Memory）和RAM（Random Access Memory）来实现Cache以达到减小DRAM延迟的目的。与传统Cache相比它简单容易实现、节省FPGA内部资源而且性能又不比传统Cache差。它加快了数据的返回速度，提升了系统性能。 　　[关键词] CAM RAM Cache FPGA 　　[Abstract] The Cache in this article is designed for the Network Security Accelerator card named NSA, which is mainly used to eliminate delay time of the DRAM (Dynamic Random Access Memory) and accelerate the system speed.This project is achieved with FPGA, so this paper uses CAM (Content Addressable Memory) and RAM (Random Access Memory) in FPGA to realize the Cache in order to implement the purpose of reducing the DRAM latency. Compared with the traditional Cache, it is simple and easy to comply, saving resources within the FPGA ,and the performance is not worse than traditional Cache. It not only accelerates the return speed of data, but also improves system performance. 　　[Keywords] CAM RAM Cache FPGA 　　 　　一、绪论 　　电子技术的飞速发展，CPU性能的不断提升，为Cache的产生奠定了基础，Cache从出现到现在已有将近30年的历史了。传统的Cache由SRAM（Static Random Access Memory）构成，SRAM不仅占用很大空间、成本高而且难于集成。并且传统Cache的三种实现方式都有其各自的局限性：全相联方式的Cache比较器难于实现；直接映射方式的Cache中比较器虽易于实现，但存储位置容易发生冲突，导致Cache效率降低；组相联映射方式的Cache是前两种方式的结合，两种方式的优缺点它兼而有之。这三种方式中都不同程度的用到了比较器，而比较器即难于实现又占用很大的内部资源。因此这三种实现方式都不适合为项目所用。这为采用FPGA来实现Cache奠定了基础。而且只要项目是以FPGA方式实现的又用到了DRAM，就可以采用此Cache,因此本课题对带有DRAM的FPGA方式实现的设计的性能的提高有重要意义。 　　二、Cache的概念、作用 　　（一）Cache：是位于CPU与内存之间的高速缓冲存储器，虽容量小，但存取速度快。存取速度比内存快几倍甚至十几倍。 　　（二）Cache中储存的是内存的一部分数据，是CPU刚刚使用过或频繁使用的，目的就是方便CPU的读取。当CPU访问内存时，首先判断Cache中是否存有这些数据，如果有，则称为命中，就可以直接从Cache中取出这些数据，而不用再次访问内存，Cache的存储速度相当快，这就减少了CPU的等待时间，提高了CPU的利用率。弥补了CPU与主存之间的速度差异，这也是应用Cache的主要作用。 　　三、Cache在项目中所处位置及作用 　　此项目中的Cache位于ddr2控制器中，整个ddr2控制器模块由图1中的顶上三层构成，其中ddr2dimc_rarb模块为ddr2的读模块。主要功能是客户端从此模块发起读请求，并从多个读通道中根据优先级顺序选取一个读通道（并记录此顺序），把读请求传给下一级的ddr2dimc_rw模块，以及把经ddr2dimc_rw模块返回的读取结果按照事先记录的顺序，从相应的通道返回客户端。ddr2dimc_warb模块是ddr2的写模块。其主要功能是客户端从此模块发起写请求，并从多个写通道