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基于FPGA高速控制DDR2内存条设计 　　【摘 要】通过FPGA控制2GB的DDR2内存条实现了1.2GHz的16bits并行数据输出，解决了工程应用中速度与容量不能兼容的问题。首先，介绍了FPGA与DDR2内存条点对点互联时的阻抗匹配模型，使用Mentor公司的高速电路仿真软件Hyperlinx对阻抗匹配模型进行布线前和布线后仿真，实现高速数字电路板的信号完整性分析。然后，简要介绍了DDR2内存条的工作流程，使用Verilog语言完成DDR2内存条控制器的代码编写，并通过ModelSim软件对DDR2内存条控制器的功能进行验证。 　　一、引言 　　在各种地铁数据通信系统中，对高速、大容量数字信号存储器的需求越来越多。DDR2内存条凭借其高速、大容量、数据更新快等的优点，得到了广泛的应用。本设计应用在毫米波段射频信号形成器的面元法信号形成中，面元法信号形成是通过对具有引信工作频率的连续波进行快速的幅度调制，从而仿真模拟引信的实际回波信号。 　　基于FPGA实现DDR2内存条的控制，由于DDR2内存条的工作频率高，存储容量大，传输信号的完整性要求高，导致其印制板设计难度大、控制器程序编写复杂等不利于FPGA对DDR2内存条进行开发的因素。本文通过详细介绍FPGA与DDR2内存条之间信号完整性的分析方法，以及验证DDR2内存条控制器的正确性的方法，解决了DDR2内存条设计中的瓶颈问题，实现了DDR2内存条在工程中的较好应用。 　　二、FPGA与DDR2内存条之间信号完整性设计 　　本设计中使用的FPGA是Altera公司的StratixII系列的芯片，使用的DDR2内存条是 　　市场上通用的内存条，容量为2GB。如果使用StratixIII系列更高端的FPGA芯片时，可以使用FPGA内部的OCT功能来省去源端的匹配电阻，DDR2内存条可以使用ODT功能来省去终端匹配电阻，此时只需要FPGA和DDR2内存条直接互联。本设计中没有使用这两种功能，所以不进行讨论。 　　（一）布线前FPGA和DDR2内存条之间信号完整性分析 　　DDR2内存条接口信号满足JEDEC-standard 1.8V（兼容SSTL_18）标准。首先，我们将 FPGA到DDR2内存条的信号分为三类：单端单向传输、单端双向传输、差分单向传输，他们分别对用FPGA到DDR2内存条之前的地址与控制信号、数据信号、时钟信号。在FPGA中对应三种信号的匹配模式为：SSTL_18 ClassI、SSTL_18 ClassII和Differential SSTL_18 Class I。我们在Hyperlinx中设计三种阻抗匹配模型如图1所示，在模型的源端和终端分别调用器件的ibis模型，设置仿真参数包括：源端电阻、终端电阻、传输线的长度，通过改变仿真参数，对比传输信号的完整性。 　　其中，要保证单端信号线的阻抗为50-60Ω±10%；差分信号线的阻抗为100Ω±10%，传输线的阻抗同样可以在Hyperlinx中进行仿真。首先，固定传输线的线宽，通过设计传输线的厚度，铜层的分布，板层之间的介质厚度和介质常数来实现单端传输线阻抗为50-60Ω±10%，通过设计差分传输线的间距来实现阻抗为100Ω±10%。传输线的阻抗确定后，只有传输线的长度和驱动电流两个可以改变的参数。在阻抗匹配电路中，要求源端电阻距离FPGA输出端小于3cm，终端电阻距离DDR2内存条的距离小于2cm。根据实际印制板布局布线的考虑，我们都采用2cm。此时，通过改变传输线的长度和驱动电流的强度，来验证信号完整性随这两个参数的变化。设计中为了保证传输线能够满足400Mhz信号的传输，我们采用最小脉宽为1.25ns的随机脉冲信号作为激励信号，通过观察接收端的眼图来检验信号传输的完整性。在三种模型中，模型二最具有代表性，因此，本文中只分析模型二，其他模型分析方法类似。 　　此种模式下传输的信号是DDR2内存条的数据信号。当输出驱动为16mA，传输线的长度由20cm递增到80cm，DDR2内存条接收端的眼图如图4所示。其中，横坐标为500ps，纵坐标为1V。表1为4个眼图的测量值。为了保证能够正确接收信号和设计的冗余，我们要求眼图的高度大于700mV，在80cm的传输距离内都能够满足要求。 　　当传输线的长度固定为40cm，驱动电流分别为4mA、8mA、16mA、20mA时接收端眼图如下图5所示，其中，横坐标为500ps，纵坐标为1V，表2 为4个眼图的测量值。此时，16mA、20mA都能可靠的满足眼图高度大于700mV的要求。 　　上述过程为数据由FPGA传输到DDR2内存条时的情况，当由DDR2内存条输出到FPGA输入端时，DDR2内存条的输出驱动电流可以设置成为正常和减弱，减弱时的驱动电