EDA技术及数字系统的应用第四章硬件描述语言AHDL.ppt

· 变量段 EDA 北京大学出版社 硬件描述语言 AHDL 一 · 硬件描述语言（HDL）概述 HDL（ Hardware Description Language）是一种用形式化方法来表示数字逻辑关系的语言 ，采用语言的方式而非图形等方式描述硬件电路。 常用硬件描述语言： AHDL ABEL-HDL VHDL Verilog HDL IEEE标准 · 容易修改 、 容易保存 C、ASM 程序 CPU指令/数据代码： 010010 100010 110 软件程序 编译器 COMPILER 软件语言设计目标流程 硬件描述语言 综合器 SYNTHESIZER 为ASIC设计提供的 电路网表文件 硬件语言设计目标流程 HDL程序 硬件语言与其它软件语言的不同 原理图/HDL文本编辑 综 合 FPGA/CPLD 适配 FPGA/CPLD器 件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 FPGA/CPLD编程下载 HDL描述方式的设计过程 硬件 测试 设计 要求 选择文本输入方式设计HDL文本代码 存盘、源文件取名(.vhd .tdf) 将源文件设 置成Project 选择器件 引脚锁定 建立仿真 波形文件 仿真测试 波形分析 启动 编译 编译编程 下载/配置 二 · AHDL硬件描述语言 AHDL数值 符号名 关键字和保留标识符 节点和组 符号（一般符号、运算符号和比较符号） 逻辑表达式 AHDL的基本元素 组 组是多个节点的集合，被当作一个整体来操作。常把相同类型的符号名和端口名称当作组来说明和应用。一个组最多可包括256个成员（或位）。 单值域组（ b[3..0]） b3, b2, b1, b0 (having 4 members) MSB is b3, LSB is b0 双值域组（ a[3..0][2..0]） a3_2, a3_1, a3_0, a2_2, a2_1, a2_0, a1_2, a1_1, a1_0, a0_2, a0_1, a0_0 (having 12 members) MSB is a3_2, LSB is a0_0 a[7..4] = b[9..6]; a[9..8] = VCC; a[9..8] = 1; a[9..8] = 3; a[3..0] = GND a[3..0] = 0; temp = b0 b1; a[2..1] = temp； out[ ] = a[ ] b[ ]; （ a[3..0], b[3..0] : input; out[3..0] : output; ） a7=b9, a6=b8, a5=b7, a4=b6 a[9..8] connect to VCC a[9..8] = B”01” a[9..8] = B”11” a[3..0] connect to GND a[3..0] = B”0000” a2 = temp, a1 = temp 组的操作 out0 = a0 b0; out1 = a1 b1; out2 = a2 b2; out3 = a3 b3; TDF文件中的这些语句不是必须的 Logic（逻辑）段 Variable（变量）段 Subdesign（子设计）段 Options（选择）语句 Function Prototype语句 Parameter（参数）语句 Define（定义）语句 Constant（常量）语句 Include（包含）语句 Title（标题）语句 TDF文件包含的三段: 子设计段、变量段、逻辑段 .vhd .gdf .tdf .smf .wdf .edf .sch .xnf 低层的设计文件通过逻辑段被连接到高层的TDFs文件 2. AHDL文件的基本结构 · 子设计段 格式为: SUBDESIGN 子设计名 （ 输入端口: 端口类型 ； . . . 输出端口: 端口类型 ； . . . ） 端口类型：INPUT（输入）、OUTPUT（输出）、 BIDIR（双向）。 输入端口 输出端口