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不恢复余数阵列除法器的FPGA实现
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不恢复余数阵列除法器的FPGA实现
简要介绍资料的主要内容,以获得更多的关注
2010年5月第23卷第3期保定学院学报保定学院学报JOURNALOFBAODINGUNIVERSITYMay,2010
2010年第3期Vol.23No.3
文章编号:1674-2494(2010)03-0056-04
不恢复余数阵列除法器的FPGA实现
吉雪芸,朱有产
(华北电力大学信息与网络管理中心,河北保定071003)
摘要:在研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵
列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门阵列(Field-ProgrammableGateArray,简称FPGA)的除法器的硬件实现方法.
关键词:CAS;不恢复余数法;并行除法;阵列除法器;FPGA中图分类号:TP391.41
文献标识码:A
现代计算机的硬件除法器已经淘汰了早期的串行除法器,而采用了同阵列乘法器相似的并行运
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