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集成电路可测性设计中网表解析与实现 　　摘要：本文介绍了集成电路可测性设计项目中针对Cadence网表文件进行解析，提取待测元件之间管脚连线的方法和过程。首先分析网表文件结构，接着详细说明如何过滤网表文件中的无用信息，析取出与待测元件相关的网络节点定义，最后再从析取出的网络节点定义中提取待测元件的引脚连线信息并按照指定的文件格式输出。 　　关键词:集成电路，可测性设计，网表，元件，网络结点 　　 　　1．前言 　　 　　随着微电子制造技术向深亚微米方向发展，数字集成电路的集成度也越来越高，而半导体工艺中可能引入各种失效，另外材料的缺陷以及工艺的偏差都可能会导致芯片中电路连接的短路、断路以及器件结间穿通等问题。这样的物理失效必然导致电路功能或者性能方面的故障。为了保证设计的正确性，在制造和使用芯片时必须要对其进行测试。目前最有效的方法就是采用可测性设计技术（DFT ，Design For Testability），即在设计时就保证电路的可测性【2】。 　　对数字逻辑电路的测试包括功能测试和结构测试。功能测试是检测该模块在系统中工作状态下的常用功能，并检测模块与系统的接口连接。但由于模块的复杂性，在限定的时间内，穷举所有的功能并加以测试通常是不可能的。结构电路测试是对内部的电路结构进行全面的测试，以保证该电路实现的功能的正确性。结构电路测试首先需要将电路的物理缺陷模型化，建立故障模型，产生测试激励。然后将测试激励从原始输入引入故障点，并将故障点的测试响应传播到电路的原始输出，最后比较测试响应与无故障响应，判断电路是否有故障。 　　 1986～1988年，以欧洲和北美会员为主的联合测试行动组织（JTAG， joint test action group）率先开展了边界扫描技术的研究，提出了一系列JTAG边界扫描标准草案。1990年IEEE和JTAG共同推出了IEEEStd 1149.1边界扫描标准。其主要思想是：通过在芯片管脚和芯片内部逻辑电路之间，即芯片的边界上，增加边界扫描单元来实现对芯片管脚状态的串行设定和读取，从而提供芯片级、板级和系统级的标准测试框架。芯片扫描机制可实现下列目标：测试电路板上不同芯片之间的连接；测试芯片及电路板的功能；应用边界扫描寄存器完成其他测试功能，如特征分析等【3】。 　　 在本项目中将采用边界扫描技术，针对Altera DE2, Cyclone II开发板进行结构测试，以保证电路功能的正确性。其基本测试思路是采用遍历的方式检测开发板上多个集成器件的不同引脚之间的连通性，在保证连通性的基础上，引入测试激励来判断电路是否有相应的响应输出。这中间最关键的要素是要通过对开发板网表文件的解析，提取出待测的集成器件的引脚连线。 　　 本文通过对网表结构的分析，得出解析网表的一种有效方法:首先，针对cadence网表文件，一行一行的读出每行数据,然后针对每行数据进行语义解析，从中抽出相关的网络信息，再选取需要测试的元件名，把与这些元件相连的所有引脚抽取出来，存到一个新的文件中去，该文件就包含了待测器件的所有连线信息。 　　 　　2．网表文件格式分析【1】 　　 　　 Cadence网表的格式由两部分组成，一部分是元件的定义，另一部分是网络的定义。具体如下： 　　 　　 2．1 元件的定义格式 　　网络表第一部分是对所使用的元件进行定义，一个典型的元件定义如下： 　　[ ；元件定义开始 　　 C1 ；元件标志名称 　　RAD-0.3 ；元件的封装 　　10n ；元件注释 　　] ；元件定义结束 　　每一个元件的定义都以符号“ [ ”开始，以符号“ ] ”结束。第一行是元件的名称，即 Designator 信息；第二行为元件的封装，即 footprint 信息；第三行为元件的注释。 　　 　　2．2 网络的定义格式 　　网表的后半部分为电路图中所使用的网络定义。每一个网络定义就是对应电路中有电气连接关系的一个点。一个典型的网络定义如下： 　　（ ；网络定义开始 　　NetC2_2 ；网络的名称 　　C2-2 ；连接到此网络的所有元件的标志和引脚号 　　X1-1 ；连接到此网络的元件标志和引脚号 　　 ） ；网络定义结束 　　每一个网络定义的部分从符号“（”开始，以符号“）”结束。“（”符号下第一行为网络的名称。以下几行都是连接到该网络点的所有元件的元件标识和引脚号。如C2-2表示电容 C2 的第 2 脚连接到网络 NetC2_2 上； X1-1 表示还有晶振 X1 的第 1 脚也连接到该网络点上。 　　 根据对网表格式的分析可以看出每个元件都具有固定的格式：元件名，元件值，封装类型，引脚数，X坐标，Y坐标；器件与器件之间用［］隔开；紧随器件之后的是n