基于FPGA的单精度浮点除法器的设计（毕业学术论文设计）.doc

精品 PAGE 49 精品 MACROBUTTON MTEditEquationSection2 SEQ MTEqn \r \h \* MERGEFORMAT SEQ MTSec \r 1 \h \* MERGEFORMAT SEQ MTChap \r 2 \h \* MERGEFORMAT 学科分类号 本科生毕业论文(设计) 题目（中文）: 基于FPGA的单精度浮点除法器的设计 （英文）FPGA-based single-precision floating-point divider design 学生姓名：　　 学　　号：　 　 系　　别：　 专　　业： 指导教师：　　 起止日期: 年 月 日 目 录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc230840423 摘 要 PAGEREF _Toc230840423 \h 1 HYPERLINK \l _Toc230840424 关键词 PAGEREF _Toc230840424 \h 1 HYPERLINK \l _Toc230840426 Abstract PAGEREF _Toc230840426 \h 1 HYPERLINK \l _Toc230840427 Key words PAGEREF _Toc230840427 \h 1 HYPERLINK \l _Toc230840428 前言 PAGEREF _Toc230840428 \h 2 HYPERLINK \l _Toc230840429 1 软件开发系统Altera QuartusⅡ简介 PAGEREF _Toc230840429 \h 3 HYPERLINK \l _Toc230840430 2 FPGA 设计方法简述 PAGEREF _Toc230840430 \h 4 HYPERLINK \l _Toc230840431 2.1 原理图输入的设计方法 PAGEREF _Toc230840431 \h 4 HYPERLINK \l _Toc230840432 2.2 硬件描述语言 PAGEREF _Toc230840432 \h 4 HYPERLINK \l _Toc230840433 3 浮点数的表示 PAGEREF _Toc230840433 \h 5 HYPERLINK \l _Toc230840434 4 浮点除法器设计思路 PAGEREF _Toc230840434 \h 5 HYPERLINK \l _Toc230840435 4.1 浮点数除法器的实现 PAGEREF _Toc230840435 \h 5 HYPERLINK \l _Toc230840436 4.2　尾数部分除法运算模块设计 PAGEREF _Toc230840436 \h 6 HYPERLINK \l _Toc230840437 4.3　浮点数除法器结构 PAGEREF _Toc230840437 \h 6 HYPERLINK \l _Toc230840438 4.4　浮点数除法器的改进 PAGEREF _Toc230840438 \h 7 HYPERLINK \l _Toc230840439 5 总体设计编译与仿真 PAGEREF _Toc230840439 \h 9 HYPERLINK \l _Toc230840440 5.1 数据分解部分：spf32_data_div.vhd模块 PAGEREF _Toc230840440 \h 10 HYPERLINK \l _Toc230840441 5.2 阶码相减模块（E_SUB.vhd） PAGEREF _Toc230840441 \h 11 HYPERLINK \l _Toc230840442 5.3 尾数相除部分：m_divider.vhd模块 PAGEREF _Toc230840442 \h 12 HYPERLINK \l _Toc230840443 5.4 特殊数据判断电路：spcd_judge.vhd模块 PAGEREF _Toc230840443 \h 14 HYPERLINK \l _Toc230840444 5.5 数