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微波传输线信号完整性分析和仿真 　　摘要：随着对高速数字电路不断地深入研发，信号完整性越来越受到人们的关注，现已成为设计中必不可少的组成部分。尤其在PCB设计阶段，大多数的约束都是建立在信号完整性分析的基础之上。深入理解信号完整性方面的知识，有助于建立更为符合实际的约束的制定，同时也是进行信号完整性分析的必要条件。本文就微波传输线信号完整性分析与仿真进行探讨。 　　关键词：微波传输线；信号完整性；仿真 　　引言 　　如今，高速系统的设计必须充分考虑到互连延迟引起的时序以及串扰、传输线效应等信号完整性问题。元器件在CPB上的布局、元器件和CPB的参数、高速信号的布线等因素，都会引起信号完整性问题，进而导致系统工作不稳定，甚至无法工作。所以，信号完整性问题越来越重要，已经引起电子工程师的高度重视。本文将探讨信号完整性的基本概念以及如何基于IBIS模型对高速数据采集系统进行信号完整性仿真并利用仿真结果修改完善系统设计的问题。 　　一、基于IBIS模型的信号完整性分析 　　信号完整性是指在信号线上的信号质量。信号完整性故障会引起任意信号波形的跳变，导致把输人的畸变数据送人锁存，或在畸变的时钟跳变沿上造成在错误的时间捕获数据。信号完整性分析的目的就是保证高速数据传输的可靠性。 　　1.1影晌信号完整性的主要因素 　　影响信号完整性的主要因素有信号时延、反射与振铃、串扰、电磁兼容性或者电磁干扰（EMC/EMI）和电源/地噪声（地弹、Delta―I噪声或者同步开关噪声（SSN）等等。传输时延与信号线的长度、信号传输速度的关系如下 　　式中C为真空中的光速； reff为有效相对的介电常数； 称为信号线的长度。 　　反射就是在传输线上的回波。输人输出阻抗不匹配会引起反射，当信号在源端与负载端之间多次反射，在稳态信号上下产生的电压过冲和下冲现象，就是振铃。串扰是指走线、导线、电缆束、元件以及任意其它易受电磁场干扰的电子元器件之间的不希望有的电磁祸合。地弹指在电路中有大的电流涌动时，会引起地平面反弹噪声。EMI表现为当数字系统加电运作时，会对周围环境辐射电磁波，从而干扰周围环境中的电子设备的正常工作，产生原因是电路工作频率太高以及布局布线不合理。 　　1.2IBIS仿真模型及获取验证 　　IBIS（Input/OutputBufferInformationSpecification）输外了输出缓冲器信息规范是一种基于V/I曲线的对I/O缓冲器快速准确建模的方法，他提供了一种标准的文件格式来记录如驱动器愉出阻抗、上升/下降时间及输出负载等参数，非常适合做振铃（ringing）和串扰（crosstalk）等高频效应的计算与仿真。在进行信号仿真分析之前，必须将设计中所使用到的器件的IBIS模型准备好。一般来说，器件生产厂家和专业EDA厂家提供的IBIS模型可信度较高，但获取的模型必须要进行修改才能使用。 　　1.3选择Cadence软件模拟仿真 　　Cadence公司是全球最大的EDA供应商，在CPB设计行业属于顶级水平，他提供了从芯片设计到封装设计再到板级设计的一体化设计平台。他的主要思想是用好的仿真分析设计来预防问题的发生，尽量在CPB制作前尽量解决可能发生的问题，并将原理图设计、CPB布局布线和高速仿真分析集成于一体，可以解决在设计中存在于各个环节的与电气性能相关的间题。本设计的原理图设计和CPB设计分别采用的是Cadence公司出品的Capture和Allegro，信号完整性仿真也采用Cadence公司的AllegroPCBSI。 　　二、高速数据采集板中信号完整性的建模仿真分析 　　2.1系统构成 　　在此系统中，选用的主要器件是ATMEL的Dual8―bit1GspsADC和ALTEAR的EP2S60构成基本电路。其工作流程：FPGA产生控制信号使ADC工作，同时FPGA将晶振的输人CLK倍频为300MHz，作为ADC的采样时钟CLKI，同一时钟采样IQ两路数据，ADC采用内部1：2复用将数据频率降至一半，然后输出4路8bit―150MS?s-1的LVDS逻辑的数据和同步时钟CLKO，而FP―GA专用的VLDS差分逻辑接受通道接受数据，再进行降速处理输出。 　　2.2划分系统中的关键信号与非关键信号 　　在数字电路中信号数量一般较多，对全部信号进行信号完整性分析是不现实的，也是不必要的。故仿真分析前，应将系统中的信号划分为关键信号或者非关键信号。划分的依据主要是器件驱动沿速率快慢、工作频率的高低、信号线长度等条件。对时延敏感的线网，如时钟信号和读写信号；对曲线要求高的线网，如差分信号，即使速率不高，也应视为关键信号；另外，对于非高速信号，如果因为系统复杂而造成布线拓扑结构不好、走线过长，也应作必要的信号