VerilogHDL数字时钟课程设计.docxVIP

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  • 2018-10-09 发布于重庆
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VerilogHDL数字时钟课程设计

PAGE \* MERGEFORMAT- 1 - 课程设计报告 课程设计名称:EDA课程设计 课程名称:数字时钟 二级学院:信息工程学院 专 业:通信工程 班 级:12通信1班 学 号:1200304126 姓 名:@#$% 成绩: 指导老师:方振汉 年 月 日 PAGE \* MERGEFORMAT2 目 录 TOC \o 1-3 \h \z HYPERLINK \l _Toc245802865 第一部分 EDA技术的仿真 3 HYPERLINK \l _Toc245802866 1 奇偶校验器 3 HYPERLINK \l _Toc245802867 1.1 奇偶校验器的基本要求 3 HYPERLINK \l _Toc245802866 1.2 奇偶校验器的原理 3 HYPERLINK \l _Toc245802867 1.3 奇偶校验器的源代码及其仿真波形 3 HYPERLINK \l _Toc245802866 2 8选1数据选择器 4 HYPERLINK \l _Toc245802867 2.1 8选1数据选择器的基本要求 4 HYPERLINK \l _Toc245802867 2.2 8选1数据选择器的原理 4 HYPERLINK \l _Toc245802867 2.3 8选1数据选择器的源代码及其仿真波形 5 HYPERLINK \l _Toc245802866 3 4位数值比较器 6 HYPERLINK \l _Toc245802867 3.1 4位数值比较器的基本要求 6 HYPERLINK \l _Toc245802867 3.2 4位数值比较器的原理 6 HYPERLINK \l _Toc245802867 3.3 4位数值比较器的源代码及其仿真波形 7 HYPERLINK \l _Toc245802868 第二部分 EDA技术的综合设计与仿真(数字时钟) 8 HYPERLINK \l _Toc245802866 1 概述 8 HYPERLINK \l _Toc245802866 2 数字时钟的基本要求 9 HYPERLINK \l _Toc245802866 3 数字时钟的设计思路 9 HYPERLINK \l _Toc245802867 3.1 数字时钟的理论原理 9 HYPERLINK \l _Toc245802867 3.2 数字时钟的原理框图 10 HYPERLINK \l _Toc245802866 4 模块各功能的设计 10 HYPERLINK \l _Toc245802867 4.1 分频模块 10 HYPERLINK \l _Toc245802867 4.2计数模块(分秒/小时) 11 4.3 数码管及显示模块 13 HYPERLINK \l _Toc245802866 5 系统仿真设计及波形图 PAGEREF _Toc245802866 \h 15 HYPERLINK \l _Toc245802867 5.1 芯片引脚图 PAGEREF _Toc245802867 \h 15 5 HYPERLINK \l _Toc245802867 .2数字时钟仿真及验证结果 16 5 HYPERLINK \l _Toc245802867 .3数字时钟完整主程序 17 HYPERLINK \l _Toc245802866 6 课程设计小结 23 HYPERLINK \l _Toc245802866 7 心得与体会 23 HYPERLINK \l _Toc245802874 参考文献 24 TOC \o 1-3 \h \z 第一部分 EDA技术仿真应用 奇偶校验器 奇偶校验器的基本要求 用于检验一个二进制数据中的0或1的个数是奇数还是偶数,然后输出检测结果。当输入字节为8位的A中的1的个数为奇数时输出端odd为高电even输出高电平,反之odd输出低电平,even输出高电平。 奇偶校验器的原理 通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。在被校验的数据后加一位校验位或校验字符用作校验码实现校验。 奇偶校验器的源代码及仿真波形 module jiou(even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit = ^a; assign odd_bit = ~even_

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