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PAGE PAGE 1 eda抢答器课程设计 六路抢答器EDA课程设计VHDL 导读：就爱阅读网友为您分享以下“六路抢答器EDA课程设计VHDL”的资讯，希望对您有所帮助，感谢您对92的支持! 第五章 抢答器的单元电路设计 简易逻辑数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。现简单介绍抢答器设计中的抢答电路、定时电路、报警电路、时序控制电路、显示及译码电路。 第一节 抢答器设计中的抢答电路 参考电路如图5-1所示。该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。 工作过程：开关S置于“清除”端时，RS触发器的R端均为０，4个触发器输出置０，使74LS148的ST＝０，使之处于工作状态。当开关S置于“开始”时，抢答器处Y2Y1Y0?010,YEX?0,经RS锁存后，1Q=1，BI=1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。此外，1Q＝１，使74LS148ST＝１，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，74LS148的YEX?1,此时由于仍为1Q＝１，使ST＝１，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将Ｓ开关重新置于“清除”然后再进行下一轮抢答。（LS148为８线－３线优先编码器。） 图5-1 第二节 抢答器设计中的定时电路 由节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。可预置时间的电路选用十进制同步加减计数器74LS192进行设计，具体电路如图5-2所示。本设计是以555构成震荡电路，由74LS192来充当计数器，构成抢答器的倒计时电路。该电路简单，无需用到晶振，芯片都是市场上容易购得的。设计功能完善，能实现直接清零、启动。