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第七讲静态时序逻辑电路 天津大学电信学院电子科学与技术系 史再峰 时序逻辑电路 存储机理 正反馈:双稳态电路 亚稳态(Meta-Stability) 存储单元的实现方法与比较 利用正反馈（再生）：静态（双稳态） 静态:信号可以“无限”保持 鲁棒性好:对扰动不敏感 对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍 尺寸大,限制了在计算结构如流水线式数据通路中的应用 Latch 与Register Latch（锁存器） 电平灵敏（ Level Sensitive）, 不是边沿触发 可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上 有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。 正电平锁存器与负电平锁存器 基于Latch 的设计举例 时序电路的时间参数 Register 时序参数 注意当数据的上升和下降时间不同的时候，延时将不同。 Register与latch的时序 Latch 时序参数 注意当数据的上升和下降时间不同的时候，延时将不同。 最高时钟频率 研究不同时刻（t1, t2） 在同一时刻（t1）考虑hold 写入（触发）静态Latch 的方法： 基于Mux 的Latch 基于（传输门实现的） Mux 的Latch 基于（传输管实现）Mux 的Latch 主从（Master-Slave ）边沿触发寄存器 传输门实现的正负latch实现MS寄存器 建立时间、延迟时间和维持时间 建立时间：I1+T1+I3+I2 延迟时间：T3 +I6 维持时间：约为0 Clk-Q 的延时 Set-up Time 的仿真过程 Set-up Time的仿真 减少时钟负载的主从寄存器 伪静态锁存器 Clk 为低时，为双稳态（静态） Clk 为高时，输入值写入并存放在内部电容上（动态） 非理想时钟 时钟重叠问题 产生两相不重叠时钟的电路 Power PC的触发器 低电压静态Latch RS-触发器（flip-flop） 由交叉的NOR ( 或NAND )门构成 CMOS 钟控 SR 锁存器 瞬态响应 输出电压与尺寸的关系 尺寸问题 传输管 CMOS SR 锁存器 CLK CLK A B (a)电路图 (b)重叠的一对时钟 X D Q CLK CLK CLK CLK 用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效： 当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态 当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器 采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 clk clk1 clk2 A clk A B B clk1 clk2 D Q clk !clk !clk clk 0 1 1 0 1 !clk clk 主 transparent 从 hold 主 hold 从 transparent ?0 ?1 ?0 ?1 S Q R Q 1 1 0 0 on off off-on off-on ? 0 1 ? on off off on ? on ? on ? off ? off M1 S R clk clk !Q Q M2 M3 M4 M5 M6 M7 M8 0 ? 1 0 ? 1 Q !Q (Volts) SET !Q Q Time (ns) tc-!Q tc-Q W/L5and6 !Q (Volts) W/L2and4 = 1.5?m/0.25 ?m W/L1and3 = 0.5?m/0.25 ?m W/L5and6 3 *TJU. ASIC Center---Arnold Shi *TJU. ASIC Center---Arnold Shi TJIC 两种存储机理： ? 正反馈 ? 基于电荷 组合逻辑 寄存器 输出 下一状态 CLK Q D 当前状态 输入 静态时序逻辑 动态时序逻辑 V o 1 V i 2 5 V o 1 V i 2 5 V o 1 V i 1 A C B V o 2 V i 1 = V o 2 V o1 Vi2 V i 2 = V o 1 过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点 触发翻转(写入数据)的方法： （1）切断反馈环（采用Mux ） （2）强制驱动（正确设计尺寸） A Vi1 = Vo2 Vi2 = Vo1 B C 利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件） Latch（以正电平敏感为例） 当时钟是低电平时存储（锁存）数据 D Clk Q D Cl