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同步数字集成电路设计中的时钟偏移分析 \.开发研究与设计技术......本栏目责任编辑:谢媛媛 同步数字集成电路设计中的时钟偏移分析 黄洁 (武汉职业技术学院电子信息.T-程系,湖北武汉430074) 摘要:时钟偏移是同步数字集成电路设计中的一个难题.本文分析了时钟偏移产生的机理以及对电路性能的影响. 关键词:时钟偏移:同步电路;寄存器;时钟信号 中图分类号:TP331文献标识码:A文章编号:1009—3044(2007)11-21378-01 AnalysisoftheClockSkewinSynchronizationDigitalIntegratedCircuit HUANGJie (ElectricInformationEngineeringDepartment,WuhanInstituteofTechnology,Wuhan430074,China) Abstract:Clockskewisinasynchronizationdigitalintegratedc~cuitdesigndigicultproblem.Thisarticlehasanalyzedthemechanismas wellaStheelectriccircuitperformanceinfluencewhichtheclockskewproduces. Keywords:Clockskew;synchronizingcircuit;register;clocksignal 1同步数字集成电路系统 在当前数字集成电路设计中,同步方法是数字设计中最直观 和最可靠的方法.所谓同步.即这个电路系统中所有的触发器都 受到同一个公共时钟的控制.同步电路包含三种主要结构:组合 电路,时序电路和时钟分配网络.这三种结构之间的关系如图1 所示.它们之间的相互关系对电路能否获得好的性能和可靠性起 着关键作用. 话误l 输^数据输出数据 图1同步电路结构图 组合电路的特点是电路任一时刻的稳定输出仅仅与当时的 输入有关,而与电路的原态无关;组合电路用来实现各种逻辑计 算.时序电路的特点是电路任一时刻的稳定输出不仅与当时的输 入有关,还与电路的原态有关,即这种电路具有记忆能力,它作为 存储单元,用来存储由时序电路计算得到的逻辑值.而时钟分配 网络则是向整个电路系统中的时序逻辑提供正确的时钟信号,为 系统中的数据传送提供时间基准,这对于同步系统的运行至关重 要,正确的时钟网络可以避免在同步电路中出现竞争冒险和逻辑 错误.只有保证到达各个时序单元的时钟信号的时序是正确的, 才能保证时序单元在每个时钟周期锁存得到正确的逻辑值,从而 保证整个电路功能的正确. 2时钟偏移 采用边沿触发式触发器的同步系统,只有在所有的触发器都 在同一时刻接收到时钟触发沿的条件下,才能够正常工作.在图2 (a)所示电路中,两个触发器从理论上讲采用的是同一个时钟信 号,但实际上时钟信号到达FF2的时间比到达FF.的时间晚得多. 这种同一个时钟信号在不同的时刻到达不同器件的现象就是时 钟偏移(clockskew). 在图2(a)所示电路中,如果FF1的CP1到Q1的传播延迟时 间较短,而且Q.到FF2的物理连接也比较短,那么由CP的触发 沿引起的Q,的变化,实际上可能在C到达F之前先到达F. 在这种情况下,FF2的下一个状态可能由FFJ的下一个状态而不 是当前的状态决定.这样得到的下一个状态是不正确的,如图2 (b)所示.如果O的变化到达FF2的时间只是比CP2的触发沿到 达的时间早一点,那么可能会违反FF的保持时间的规定,使FF2 进入亚稳态并且产生难以预料的输出结果. 话误! !厂卞一l【a,J r-.\rIi iI厂里lI:/————————————————————1—一 几L/L :不正确的j二二 ;;正确的 图2时钟偏移 3时钟偏移的分析 由于时钟信号要提供给整个电路的时序单元,所以导线长度 和负载的不均衡是引起时钟偏移最明显的原因,但是也存在一些 细微的原因,如串扰,即一根信号线的能量串人到另一根信号线 中,也会引起时钟偏移.在大型PCB(印制电路板)或ASIC(专用集 成电路)设计中.通常难以找到可能引起时钟偏移的所有原因.所 以.大多数ASIC制造商都要求设计者提供额外的建立和保持时间 容限,这些时间容限往往等于许多个门的延迟时间,比已知的模拟 定时结果要大得多.以此缓解未知因数所引起的不良后果. 下面我们以图3所示同步电路中的一条局部路径为例,来讨 论在同步电路设计中如何提供额外的建立和保持时间容限,对时 钟偏移进行优化. 图3所示为同步电路中的一条局部路径,L为组合逻辑电路, R.,R2为两个寄存器,CP,,CP2分别为驱动R.和R的时钟信号, 它们来自同一个时钟源CP,CP沿时钟