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S波段低相噪捷变频频率综合器的设计 　　摘要：介绍了一种S波段低相噪捷变频频率综合器设计方法。由于采用DDS+PLL的方式使此频率综合器相噪优于-115dBc/Hz@1kHz，跳频时间小于5us。 　　关键词：雷达 频率综合器 低相噪 捷变频 DDS PLL 　　中图分类号：TN77 文献标识码：A 文章编号：1007-9416（2012）11-0138-02 　　1、引言 　　频率合成（Frequency　Synthesis）是指以一个或多个参考频率源为基准，在某一频段内，综合产生并输出多个工作频率点的过程。基于这个原理制成的频率源称为频率综合器（Frequency　Synthesizer）。 　　频率综合器被人们喻为众多电子系统的“心脏”。现代战争是争夺电子频谱控制权的战争，频率综合器产生的高质量电子频谱就显得尤为关键；在空间通信、雷达测量、遥测遥控、射电天文、无线电定位、卫星导航和数字通信等先进的电子系统中一个高度稳定的频率综合器对该系统的性能起着决定性的作用；频率综合器在跳频通信系统中也是必不可少的。 　　本文介绍了一种雷达频率综合器的设计方法，采用DDS作为混频锁相环参考源的方案，得到S频段输出信号。 　　2、技术指标和设计方案 　　频率综合器主要技术指标见表1。 　　设计方案主要由参考源模块、梳频模块和移频模块3部分构成，如图1所示。 　　2.1　参考源模块 　　本方案中采用DDS产生移频模块的参考信号，通过改变DDS的输出频率即改变移频环的参考信号频率来实现最终输出信号的频率步进。DDS输出（140～217.5）MHz作为移频环的参考信号，其频率步进2.5MHz。移频环鉴相频率（140～217.5）MHz，采用高鉴相频率不仅有利于通过PLL的低通特性滤除鉴相频率杂散，而且可以将环路带宽设计更宽以实现捷变频指标。此设计若采用单环锁相实现，频率步进设计为2.5MHz，即鉴相频率采用2.5MHz，通过与前方案中最小鉴相频率140MHz相比较，可以明显看出，不仅由鉴相频率泄露带来的杂散难以抑制，而且无法满足6us跳频时间的要求。 　　2.2　梳频模块 　　将一路晶振信号作为梳频模块的参考信号，梳频模块中的压控振荡器的一路输出信号经分频后与该参考信号进行鉴相，鉴相信号经过环路滤波器后锁定压控振荡器，压控振荡器的另一路产生梳频信号。通过改变分频比可以改变梳频频率。 　　2.3　移频模块 　　本模块为一典型的移频锁相环。梳频信号作为混频器的本振，压控振荡器输出信号经功分、放大隔离后作为混频器的射频信号，混频器输出的差频被滤波器滤出，放大后进入鉴相器。从锁相环路送来的锁相信号同样送入鉴相器，二信号进行鉴相。鉴相后的输出信号经前置滤波器滤除大部分鉴相纹波，送入运放中进行直流放大，放大后的信号经环路滤波器滤波后，去控制压控振荡器的电调端。这样完成了整个锁相工作过程。压控振荡器的另一路输出S波段信号。 　　为了缩短环路的捕捉时间，在本移频锁相环中将压控振荡器的输出频率预置在所需频率附近，缩短环路锁定时间。预置电路由CPLD、D/A变换器、运算放大器等组成，根据压控振荡器的调谐特性，在CPLD中储存不同的数据，经D/A变换器变换成相应大小的直流电流，经过运算放大器的电流电压变换，相应的直流电压加到压控振荡器电调端口，这样VCO就被预置在相应的所需频率附近，从而完成预置功能。 　　3、关键指标分析 　　3.1　相位噪声分析 　　选取的晶振信号相位噪声指标为≤-150dBc/Hz@1kHz，10倍频按20lgN理论恶化20dB达到≤-130dBc/Hz@1kHz，计算得到DDS输出信号相位噪声可达≤-130dBc/Hz@1kHz。同时晶振信号作为分频锁相的参考信号，计算可得梳频信号相位噪声可达≤-121dBc/Hz@1kHz。两路信号经过移频锁相后相位噪声可以达到≤-115dBc/Hz@1kHz。 　　3.2　跳频时间分析 　　S波段频率综合器的跳频时间取决于DDS跳频时间和环路自身的锁定时间。DDS自身跳频时间小于1us。移频环最低鉴相频率140MHz，设计环路带宽1MHz，根据工程经验，可实现跳频时间优于4us，由此得到总跳频时间应优于5us。 　　3.3　主要器件选择 　　晶振采用80MHz低相噪恒温晶振，该晶振相位噪声优于-150　dBc/Hz@1kHz。DDS芯片采用的是AD公司生产的芯片AD9910。AD9910是一款内14bitDAC的直接数字频率合成器（DDS），支持高达1GSPS的采样速率。AD9910采用高级DDS专利技术，在不牺牲性能的前提下可极大降低功耗。DDS/DAC组合构成数字可编程的高频模拟输出频率合成器，能够在高达400MHz的频率下生成频率捷变正弦波形。正好