FPGA培训教学讲义.pptVIP

Clocked Process Nonblocking assignments (=) are used for clocked processes FPGA培训 PLD的分类 按集成度分类: 按结构分类 ?? 乘积项结构：大部分简单PLD和CPLD ?? 查找表结构：大多数FPGA 按编程工艺分类 ?? 熔丝(Fuse)型 ?? 反熔丝(Anti-fuse)型 ?? EPROM型，紫外线擦除电可编程逻辑器件 ?? EEPROM型 ?? SRAM型：大部分FPGA器件采用此种编程工艺 ?? Flash型 ?? 简单PLD器件被取代的原因 阵列规模小，资源不够用于设计数字系统 片内寄存器资源不足，难以构成丰富的时序电路 I/O不够灵活 编程不便，需专用的编程工具 FPGA/CPLD被广泛采用的原因 规模越来越大，单片逻辑门数已愈千万。 开发过程投资小。FPGA/CPLD芯片在出厂前都经过了严格的测试，而且设计灵活，发现错误可直接更改设计，减少了投片风险。 用FPGA/CPLD试制功能样机，能以最快速度占领市场。有些领域，标准协议发展太快，设计ASIC根不上技术更新速度，只能依靠FPGA/CPLD完成系统研制与开发。 FPGA/CPLD开发工具智能化，功能强大。 新型FPGA内嵌CPU或DSP内核，支持软硬件协同设计，可作为SOPC硬件平台。 XP2基本结构 JTAG SPI Ports sysCLOCK PLLs Frequency Synthesis -Up to 4 per device Enhanced Configuration Logic includes Dual Boot, Decryption TransFR Pre-Engineered Source Synchronous Support: DDR2 – 400Mbps Generic – 750Mbps On-Chip Oscillator Flash Flexible sysIO Buffers: LVCMOS, HSTL, SSTL, LVDS, ++ DSP Blocks Multiply and Accumulate Support For Up to 32 18X18 Multipliers sysMEM Block RAM 18Kbit Dual Port Up to 885Kbits Programmable Function Units (PFUs) Up to 40K LUTs Flexible Routing Optimized for Speed, Cost and Routability Device XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 LUTs (K) 5 8 17 29 40 EBR SRAM Blocks 9 12 15 21 48 EBR SRAM (Kbits) 166 221 276 387 885 Distributed RAM (Kbits) 10 18 35 56 83 # 18x18 Multipliers 12 16 20 28 32 PLLs 2 2 4 4 4 Package IO Combinations 132-ball csBGA (8x8mm) 86 86 144-pin TQFP (20x20mm) 100 100 208-pin PQFP (28x28mm) 146 146 146 256-ball ftBGA (17x17mm) 172 201 201 201 484-ball fpBGA (23x23mm) 358 363 363 672-ball fpBGA (27x27mm) 472 540 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。它把数据事先 写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容， 然后输出。 FPGA/CPLD比较 什么是Verilog HDL？ Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Ve r i l o g仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL语言的核心子集非