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三、块语句的一个完整实例 一位全加器 ARCHITECTURE rtl OF full_adder IS BEGIN example: BLOCK PORT (x : IN std_logic; y : IN std_logic; Cin : IN std_logic; Cout : OUT std_logic; Sum : OUT std_logic); PORT MAP (x = A,y = B,Cin =Cin,Cout = Co,Sum = S); SIGNAL tmp1,tmp2 : std_logic; BEGIN P1: PROCESS (x,y) BEGIN tmp1 = x XOR y; END PROCESS P1; P2: PROCESS (tmp1,Cin) BEGIN tmp2 = tmp1 AND Cin; END PROCESS P2; P3: PROCESS (tmp1,Cin) BEGIN Sum = tmp1 XOR Cin; END PROCESS P3; P4: PROCESS (x,y, tmp2) BEGIN Cout = tmp2 OR (x AND y); END PROCESS P4; END BLOCK example; END rtl; 四、块语句的嵌套（1） 块语句嵌套的概念 一个块语句中包含有另外的块语句，这种现象 称为块语句的嵌套。 块语句嵌套的原则 1、内层块语句可以使用外层块语句中定义过的 子程序、数据类型、信号以及元件说明等。 2、外层块语句不能使用内层块语句定义过的子 程序、数据类型、信号以及元件说明等 。 四、块语句的嵌套（2） 嵌套实例——微处理器 假设：CPU是由ALU模块和寄存器模块REG8组成，寄存器模块REG8由REG1、REG2 …和REG7组成。 ARCHITECTURE cpu_blk OF cpu IS TYPE tw32 IS ARRAY (31 DOWNTO 0) OF std_logic; SIGNAL addr_bus,datyus : tw32; BEGIN ALU: BLOCK SIGNAL ad_bus : tw32; BEGIN … END BLOCK ALU; REG8:BLOCK SIGNAL bidir_bus : tw32; BEGIN REG1: BLOCK SIGNAL ad_bus : tw32; BEGIN … END BLOCK REG1; … REG7: BLOCK SIGNAL ad_bus : tw32; BEGIN … END BLOCK REG7; END BLOCK REG8; END cpu_blk; 按照第一条语句，sigout应该在60ns变1，但此操作还没来得及执行，sigin的第二次跳变使其变成了0 * * 各个设备是通过OC门挂在总线上的，OC门的特点之一就是实现线与，若干个OC门输出端连接在一起时，只要其中有一个输出低电平，总的输出就是低电平，即低电平有效时，传输的信息是所有输出的“线或”；只有当所有门都输出高电平时，总的输出才是高电平，即高电平有效时，传输的信息是所有输出的“线与”。这里的“线或”，”线与”应该从逻辑功能上理解，不要单从具体的逻辑代数看。 * [reze’lju:shen] 构造体的逻辑描述（数据流描述） 逻辑描述 根据逻辑表达式或真值表进行描述 程序简单，易于综合，结果最优。 对于复杂实体，难以根据功能反推得逻辑表达式或真值表，故多用于细节的实现 逻辑描述 基本语句：并行信号赋值语句。 并行信号赋值语句的特点 并行性:执行不依赖于书写顺序 延迟性:必须要有延迟——对应硬件 并行信号赋值语句格式: 信号名=延迟选项 运算表达式 延迟表达式 inertial(默认), transport S=x xor y after 10ns; 并行信号赋值语句 不允许有变量赋值 =前不能出现变量，只能是信号 进程之间用信号联系，不能由变量联系 “运算表达式”部分须为一个或多个信号的运算表达式 这些信号相当于敏感信号，发生变化时才触发语句执行 执行一次後，又进入等待，等下次信号发生变化 对全加器进行逻辑描述的程序： Architecture b_adder of full_adder is Signal s:bit; Begin s=x XOR y after 10 ns; Sum=s XOR Cin after 20 ns; Cout=(s AND Cin)OR(x AND y ) after 20 ns; End b_adder; 信号的延迟 信号赋值语句格式: 信号名=延迟选项 运