基于vhdl通用计算器源程序设计说明书.docx

PAGE 40 PAGE 39 源程序 4位二进制并行进位加法器的源程序 ADDER4B.VHD如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS --四位二进制并行加法器 PORT(ci：IN STD_LOGIC; --低位进位 a:IN STD_LOGIC_VECTOR3 DOWNTO 0); --4位加数 b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数 s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和 co:OUT STD_LOGIC --进位输出 ); END ADDER4B; ARCHITECTURE behave OF ADDER4B IS SIGNAL SINT:STD_LOGIC_VECTOR(4 DOWNTO 0); --部定义的一个数据 SIGNAL aa，bb：STD_LOGIC_VECTOR(4 DOWNTO 0); BEGI