电子电路设计训练（北航）2018 verilog 01 概述知识课件.pptVIP

* CPLD，例如XC95000 万门左右 FPGA：例如 Spatan-3 5万~500百万 Virtex-4 120百万~2千万 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 1.3硬件描述语言 Verilog HDL与VHDL不同点： * 1.3硬件描述语言 Verilog HDL与VHDL不同点： 系统级：设计模块的外部性能模型 行为级：技术指标和算法的Verilog描述模型 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 * 1.3硬件描述语言 Verilog HDL与VHDL不同点： 系统级：有关系统调用和结构的模块，容易理解； 算法级：有关行为和技术指标模块，容易理解； RTL级：有关逻辑执行步骤的模块，较难理解； 门级 ：有关逻辑部件互相连接的模块，很难理解； 开关级：有关物理形状和布局参数的模块，非常难理解 * 1.4 Verilog Verilog功能 可描述顺序执行或并发执行的程序结构； 用延迟表达式或事件表达式来明确控制过程的启动时间； 通过命名的事件来触发其它过程里的激活行为或停止行为； 提供了条件如If-else,case等循环结构； 提供了可带参数且非零延迟时间的任务程序结构； 提供了可定义新的操作符的函数结构； 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 * 1.4 Verilog Verilog的应用方面 ASIC 和FPGA设计师可用它来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 * 1.4 Verilog Verilog与C语言 C Verilog sub-function module, function, task if-then-else if-then-else case case {,} begin, end For For While While Break Disable Define Define Int Int Printf monitor, display,strobe * 1.4 Verilog Verilog与C语言 C Verilog 功能 * * 乘 / / 除 + + 加 - - 减 % % 取模 ! ! 反逻辑 逻辑且 || || 逻辑或 大于 小于 = = 大于等于 = = 小于等于 == == 等于 != != 不等于 ~ ~ 位反相 按位逻辑与 | | 按位逻辑或 ^ ^ 按位逻辑异或 ~^ ~^ 按位逻辑同或 右移 左移 ?: ?: 同等於if-else敘述 * 1.4 Verilog Verilog与C语言 单核程序执行 多核程序执行 * 1.4 Verilog Verilog与C语言 硬件并行处理结构 * 1.5 Verilog例子 二选一多路器 if(sl==1) out=b else out=a 伪代码 * 1.5 Verilog例子 二选一多路器 与非门 * 1.5 Verilog例子 二选一多路器 Verilog逻辑行为描述 module muxtwo (out, a, b, sl);