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国际半导体技术发展路线图_000008 　　 为了提高生产效率,必须要增加工艺过程中每一步的产出。如果能一次对几个芯片进行曝光,那么无疑是一个提高生产效率的好办法。这个方法要受光刻设备的光刻场大小的限制。过去,光刻场在每2个技术周期增长一倍以便满足不断增长的芯片尺寸的需要。结果是,步进扫描式光刻场已经达到了很大的面积(26×33=858 mm2)。 　　然而,光刻技术工作组指出:在线宽不断减小的情况下保持很大的光刻场面积将急剧增加成本。因此,光刻工作组将绝对最大光刻场尺寸限制在 858 mm2,并允许各种存储器和逻辑电路产品芯片尺寸模型推动绝对最大光刻场尺寸和更加典型的可承受光刻场尺寸范围的发展。 　　从历史上看,无论是最困难的半节距曝光还是可承受的光刻场尺寸范围,DRAM芯片尺寸一直是对光刻场尺寸最重要的驱动力。在2009年版路线图的DRAM芯片尺寸模型中,引入阶段产品的芯片尺寸目标比前述新的成本可承受的光刻场尺寸 750 mm2要小,在858 mm2的最大光刻场面积之内,所以至少可以在光刻场中放置一个引入级的DRAM芯片。最新的2009年路线图生产级的DRAM模型,能够在572 mm2的光刻场中放置9个DRAM芯片(小于60 mm2的不变目标)。 　　技术代的推进和单元设计的提高(包括新的4f2面积因子,比2007版ITRS的6f2有所减小)使得这个目标得以实现,同时保持每3年片上比特数翻一番。正如前文中对产品芯片尺寸模型的讨论所指出的,2011年DRAM设计因子加速到4,新的60 mm2的可承受的生产芯片尺寸目标,将导致在价格可以承受的光刻场尺寸下只能增加较少的片上比特数。这个情况在当前的DRAM模型中表现为继续摩尔定律的实现期限,即将每个芯片上的比特数增长率放慢到每3年2倍。有关DRAM模型的目标数值请参见表ORTC-2A和2B。 　　新的闪存生产芯片尺寸模型也包含在这些表里,同时,将可承受的闪存最大芯片尺寸目标仍然定在143 mm2范围,同时,继续每两年芯片上闪存比特数翻一番的目标。由于2年的技术周期扩展至2010年/32 nm多晶半节距工艺,加上3比特/芯片和4比特/芯片的多级单元(MLC)器件,闪存产品的芯片尺寸将在2021年以前保持在143 mm2以下。在2022年,芯片尺寸将达到工业界能够承受的上限值200 mm2,并且可能需要在未来的ITRS中对每芯片上的闪存比特数模型进行调整。 　　 绝对最大光刻场尺寸受到最早的引入阶段高性能MPU和ASIC芯片尺寸的推动,它接近于光刻技术工作组的实际最大可用的光刻场大小(26×33 = 858 mm2)。预计未来掩模版放大的程度可能高达8倍,以便将最大光刻场尺寸从当前的858 mm2降低四分之一,将最大可用的面积减小到214 mm2以下。与最大光刻场尺寸和掩模版放大的极限相关的细节问题,将由光刻技术工作组在“光刻”一章中进行详述。最大的光刻场尺寸如表ORTC-3所示,与2007年ITRS相比并无变化。 　　 2009年的DRAM和MPU的模型的实现有一个前提,就是那些激进的DRAM和MPU设计及工艺提高目标都要首先实现。如果这些设计和工艺改善目标没能够实现,那么要求制造比规划的尺寸更大的芯片的压力会更大,否则会进一步放慢实现摩尔定律中关于“片上功能增长”的预测。一旦发生这种情况,那么就会对单位功能的成本产生负面影响,而单位功能的成本是我们衡量工业产品生产效率和竞争力的最经典的指标。 　　 当成本压力不断增加,对从200 mm向300 mm晶圆产能升级的要求(同时还包括现有工厂的生产率的持续提升)愈发迫切,特别是对领先的制造商更是如此。但是,严峻的经济形势会增加财务方面的困难,并限制资本的投入。表ORTC-3(在“前端工艺”一章里会有更加详细的说明)和从2001年开始的300 mm晶圆的量产提升是相一致的,现在,已经实现了工业界硅面积产能的50%。 　　 艰难的经济形势也影响了投资,以及不断增加的来自于下一代晶圆尺寸(450 mm直径的晶圆,见前文的“450 mm晶圆”一节)制造能力的生产率提升的预期时间表。因此,450 mm生产率提升的时机已经由ITRS执行委员会推迟至2012年的32 nm(M1半节距,工艺测量)试验线,而22 nm的量产提升,预期将由领先的微处理器、存储器和厂商在2014年-2016年实现。 　　 但是,一旦其它的生产力提高措施(如光刻、设计/工艺改善等)不能按期落实,那么或许就需要加速使用更大晶圆的进程,或使用等效的工艺平台,以提高生产效率。 　　未来技术加速/减速发展的影响以及向下一代晶圆过渡的时间表需要开发和应用综合的长期工厂生产力和工业经济模型。这种工业经济模型(Industry economic modeling,I