PL原理与EA技术期末试卷B答案.docVIP

2007-2008学年度第一学期 信息工程学院自动化系《PLD原理与EDA技术》期末试卷（B） 年级2004、5专业H动化班学号: 姓名： 注：1、共120分钟，总分100分。 2、此试卷适用专业：工科木科专业 第一题 第二题 第二题 第四题 第五题 总得分 —- 得分 阅卷教师 一、填空题：（每空1分，共20分） 1、 CYCL0NEII系列器件中的锁相环一共冇3种反馈模式，普通模式、零延时模 式和无补偿模式 2、 硬件描述语言（HDL）是架设在设计人员和物理电路中间的一座桥,它将设计 人员大脑屮的高层次逻辑抽象和物理上的低层次电路实现连接在一起o现在流 行的硬件描述语言主要有W种：V11DL和Verilog HDL 3、 一个典型的数的格式是〈size〉’〈base formatXnumber〉。size表示数的 位宽，必须用十进制数表示 4、 在Verilog HDI.中还存在两种特殊的取值，高阻态（Z或者z）和不定态（X 或者x） 5、 QuartuslI图形编辑器也称为块编辑器，是从顶向下的设计方法，它以原理 阁和结构阁的形式输入和编辑阁形设计信息。 6、 CYCLONEII系列FPGA支持3种配置方式：主动串行（AS）、被动中行（PS）和 JATG模式 二 得分 阅卷教师 二、简答题（本题共4小题，每小题5分，共20分） 1、 下列表达式的位模式是什么？ 7’o44，’BxO, 5’bxllO, ’ hAO, 10’d2，’ hzF 答:r o44 7位八进制数 ’BxO 2位二进制数，即xO 5’ bxllO 5位二进制数（扩展的x）,即xxllO ’ hAO 8位十六进制数 10’d2 10位十进制数 ’ hzF 8位丨?六进制数（扩展的z）,即zzzzllll 2、 附塞性赋值和非附塞性赋值有何IX别？ 答：阻塞赋值使用为变量赋值，在赋值结束以前不可以进行其他操 作，在赋值结束石继续C面的操作。这个过程就好像阻断了程序的运行，因而 被成为阻塞赋值。连续的阻塞赋值操作是顺序完成的。 非阻塞赋值使用“=”为变量赋值，在执行到赋值语川吋，仅仅对“=” 右侧的表达式的值进行评估，但并不马上执行赋值，然后继续执行后面的操作。 这个过程就好像没冇阻断程序的运行，因KU被成为非阻塞赋值。连续的非阻塞 赋值操作是同时完成的。 多条阻塞赋值语句是顺序执行的，而多条非阻塞语句是并行执行的，这就 是W者的区别。 3、 CYCLONEII系列器件中的M4K存储器可以被配置为儿种模式？ 答：CYCLONEII系列器件屮的M4K存储器可以被配置为以下模式：单口模 式、简单双口模式、完全双U模式、移位寄存器模式、只读存储器模式和先入 先出（FTFO）存储器模式。 4、能否在always语川屮力线矣型（例如wire型线IM）赋值？ 答：线网型（net）的变量可以理解为实际电路中的导线，通常用于表示结 构实体之间的物理连接。既然是导线，就不可以储存任何值，并且一定要受到 驱动器的驱动时才宥效。 在端口声明中被声明为input或者inout型的端口只能被定义为线网型变 量，被声明为output型的端口可以被定义为线网型或者寄存器型，如果不加 定义，则默认为线网型。 寄存器型的变量可以理解为实际电路屮的寄存器，它具有记忆特性，是一 种存储元件，在输入信号消失后它可以保持原有的数值不变。 由于VerilogHDL默认的变量类型是wire型，所以如果某个变量的类型 需要为寄存器型则必须在程序屮加以定义。另外值得注意的是，任何在always 块内被赋值的变量都必须为寄存器型。 三 得分 阅卷教师 三、用bcgin-end串行块产生信号波形试画出波形（10分） timescale 1Ons/lns module wavel; reg wave; parameter cycle=10; initial begin wave=0; #(cycle/2) wave二1; #(cycle/2) wave二0; #(cycle/2) wave二1; #(cycle/2) wave=0; #(cycle/2) wave=l; #(cycle/2) $finish ; end initial $monitor ($time, , , /，wave=%bz/, wave); endmodule 得分 阅卷教师 四、解释程序（本题共2小题，每小题15分，共30分） 要求： 解释带有下划线的语句。 岡出该程序的引脚示意阁。 说明该程序逻辑功能。 程序一 module updown_count （d, elk, clear, load, up down, qd） ; // 模块名力 updown count （端 口歹瞭 d，elk，clear，load，up down，q