白皮书StratixIII可编程功耗-Intel.PDF

白皮书 Stratix III可编程功耗 2006年11月，1.01版 WP-01006-1.0 引言 传统上，数字逻辑的静态功耗不会很高，然而在非常小的工艺节点上，这种情况发生了变化。随着工艺尺寸 的降低，数字逻辑的泄漏电流成为FPGA面临的主要挑战。虽然迈向65nm工艺实现了摩尔定律预言的密度和 性能优势，但是性能的提高也会显著增加功耗，有可能出现无法承受的高功耗。 如果不在降低功耗上采取措施，65nm工艺的静态功耗会显著增加，功耗成为非常关键的问题。静态功耗之 所以会增大，主要原因是出现了更多的漏电流源。图1显示，随着在技术上实现长度更小的逻辑门(绿色表 示) ，这些漏电流源(蓝色表示)也随之增加。而且，如果不采取一定的功耗优化措施，由于逻辑电容增大，以 及开关频率的提高，动态功耗也会增加。 图1. 在小工艺尺寸上，静态功耗显著增大 功耗由静态和动态功耗组成。静态功耗是采用可编程目标文件(.pof)对FPGA进行设置，但时钟还没有工作时 消耗的功率。数字和模拟逻辑都存在静态功耗。在模拟系统中，静态功耗主要来自模拟电路不同接口配置带 来的静态电流。图2和表1所示为65nm的静态漏电流源。 图2. 晶体管泄漏图 表1. 静态功耗源 影响 敏感性 设计方法 欠阈值(弱翻转)漏电流(ISUB) 主要 供电电压 降低内核电压 门阈值电压 提高电压阈值 温度 增加逻辑门长度 通道长度 栅极导致漏极漏电流(IGIDL) 小 逻辑门氧化物厚度 双门氧化 供电电压 栅极直接沟道漏电流(IG) 小 逻辑门氧化物厚度 双门氧化 供电电压 反偏结漏电流(IREV) 可忽略 N/A至低电压 不需要 CMOS 动态功耗是器件工作时由于信号触发和容性负载冲放电所带来的功耗。如图3所示，影响动态功耗的主要因 素是电容充电、供电电压和时钟频率等。按照摩尔定律，小工艺尺寸降低了电容和电压，从而降低了动态功 耗。而难点在于小工艺尺寸上实现了更多的电路，提高了最大时钟频率。随着工艺节点的减小，相同电路的 功耗在降低，但是FPGA容量在不断加倍，最大时钟频率不断提高。 图3. 影响动态功耗的变量 Stratix III体系结构 ® ® Altera Stratix III FPGA采用了创新的体系结构以及最新的工艺技术和电路技术来解决这些功耗难题。 可编程功耗技术 可编程功耗技术是Altera在高端FPGA上为降低功耗而引入的重要技术，这一技术是前所未有的。传统上， 所有高性能FPGA都采用高性能架构，每一逻辑单元(LE)都达到最大性能，因此有较大的泄漏功率。Altera新 的可编程功耗技术利用了这一事实——设计中的大部分电路都有一定的余度，不需要将逻辑置于高性能状 态。图4所示为一个典型的余度直方图，大部分通路(左侧)都有一定的余度，只有少量关键通路(右侧)需要性 能最好的逻辑以达到时序要求。 图4. 余度直方图显示部分电路没有或者很少有余度 可编程功耗技术使Stratix III逻辑架构能够根据某些逻辑通路的要求，在逻辑阵列模块(LAB)层面上进行编 程，提供高速逻辑或者低功耗逻辑( 图5所示) 。通过这种方式，少量的关键时序电路采用高速设置，其他的 则采用低功耗设置，这样，低功耗逻辑的泄漏功率下降了70 ％。而且，将没有使用的逻辑以及数字信号处理 (DSP)模块和TriMatrix存储器