《CPLD程序设计实验》-公开·课件设计.pptVIP

CPLD程序设计实验 * 实验目的 了解CPLD的程序设计的特点 学习verilog HDL设计 掌握编程到下载的操作流程 实验仪器与材料 Xilinx ISE6.2 001181092实验板 5V稳压电源 JTAG下载线 实验原理及准备知识 XC95108器件结构（第二章） Xilinx ISE（软件环境）的使用（第四章） Verilog HDL代码设计（第三章） Part I 组合逻辑电路在CPLD上的实现 实验简述 本实验要求填充完成4段功能相同（七段译码显示）的代码，掌握Verilog HDL代码编写基本知识。 熟悉ISE代码设计界面，综合并下载到实验板上验证编写代码的正确性。 比较该4段代码的Fit Report。 电路的不同描述方式 结构化描述方式 数据流描述方式 行为描述方式（逻辑函数式） 行为描述方式（case语句） 结构化描述方式 01 module strushow(key, seg7led, bit4sel); //模块框架，模块名(输入输出端口列表) 02 input [3:0] key;//输入信号声明，key是4位矢量，下标3→0 03 output [7:0] seg7led; //输出信号声明，seg7led是8位矢量，下标7→0 04 ____________________; //输出信号声明，bit4sel是4位矢量，下标3→0 05 wire w1x1x, w11xx, wxx11, wx01x, wx110, wx101, wx010, wx111, wx100, wx001, w00x1, w000x, w0001; //声明线型变量w1x1x等13个 06 _______________;//声明线型4位矢量nky，下标3到0 07 not not0(nky[0], key[0]); //nky[0]等于key[0]的非 08 not not1(nky[1], key[1]); //nky[1]等于key[1]的非 09 ________________________; //nky[2]等于key[2]的非 10 not not3(nky[3], key[3]); //nky[3]等于key[3]的非 11 and and1x1x(w1x1x, key[3], key[1]); // w1x1x =key[3]·key[1] 12 and and11xx(w11xx, key[3], key[2]); // w11xx =key[3]·key[2] 13 __________________________________; // wxxll =key[1]·key[0] 14 and andx01x(wx01x, nky[2], key[1]); // wx01x =key[2]·key[1] 15 and andx110(wx110, key[2], key[1], nky[0]);//wx110=key[2]·key[1]·nky[0] 16 __________________________________________;//wx101=key[2]·nky[1]·key[0] 17 and andx010(wx010, nky[2], key[1], nky[0]);//wx010=nky[2]·key[1]·nky[0] 18 and andx111(wx111, key[2], key[1], key[0]);//wx111=key[2]·key[1]·key[0] 19 __________________________________________;//wx100=key[2]·nky[1]·nky[0]; 20 and andx001(wx001, nky[2], nky[1], key[0]);//wx001=nky[2]·nky[1]·key[0] 21 and and00x1(w00x1, nky[3], nky[2], key[0]);//w00x1=nky[3]·nky[2]·key[0] 22 __________________________________________;//w000x=nky[3]·nky[2]·nky[1]; 23 and and0001(w0001, nky[3], nky[2], nky[1], key[0]);/* w0001=nky[3]·nky[2]·nky[1]·key[0]*/ 24 nor nora(seg7led[0], w0001, w1x1x, wx110, wx100);/* seg7led[0]=w0001, w1x1x, wx110,