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4．转换下列程序。 （1） WAIT UNTIL clock’EVENT AND clock=‘1’; q = data; （2）If a(3)=1 then Y=”11”; Elsif a(2)=1 then Y=”10”;Elsif a(1)=1 then Y=”01”; Else Y= 00 ;End if; ;三、电路设计题 （43分） 1．解答：参考 library ieee; use ieee.std_logic_1164.all; entity singen_tb is end singen_tb; architecture TB_ARCHITECTURE of singen_tb is component sin_gen port( clk : in std_logic; rst : in std_logic; q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); end component; signal clk : std_logic; signal rst : std_logic; signal qout : STD_LOGIC_VECTOR(7 DOWNTO 0); begin UUT : sin_gen port map ( clk = clk, rst = r