电子科大微电子工艺(第四章)淀积.pptVIP

PECVD产量？ 因此使用TEOS有更好的台阶覆盖能力和间隙填充能力 * * 空气具有最小介电常数，为1。 * 空气具有最小介电常数，为1。 * 控制表面接触角度的方法： 4.3 化学气相淀积工艺 气压 锥形结构 淀积/刻蚀/淀积 4.3 化学气相淀积工艺 2). 影响台阶覆盖因素——吸附的前驱物的表面迁移率 表面吸附类型决定了前驱物的表面迁移率： 化学吸附 薄膜表面原子与前驱物分子形成化学键，键能较高，前驱物具有低的表面迁移率。 物理吸附 薄膜表面原子与前驱物分子形成弱键（氢键、范德华力），前驱物具有高的表面迁移率。 4.3 化学气相淀积工艺 不同前驱物的吸附 硅烷 前驱物（SiH3、SiH2、SiH基团）易与薄膜表面原子形成化学键，导致低的表面迁移率。 TEOS 前驱物易与薄膜表面原子形成氢键，物理吸附，具有高的表面迁移率。 4.3 化学气相淀积工艺 4.4 介质及其性能 介质在集成电路应用中有两个重要的方面： 一、介电常数 二、器件隔离 4.4 介质及其性能 一、介电常数：是指材料在电场影响下存储电势能的有效性，是代表隔离材料作为电容的能力。 1. 低k材料的应用 互连延迟：IC的集成度不断提高，互连线宽度减小，使得传输信号导线电阻（R）增大，并且导线间距也缩小使导线间的寄生电容（C）增加，这使得RC信号延迟增加，从而降低了芯片速度，减弱了芯片性能。 降低RC延迟的工艺方法：1)增加金属互连线电导率; 2)降低层间介质介电常数，即使用低k层间介质。 4.4 介质及其性能 2. 高k材料的应用 1）DRAM存储器：提高存储密度（Ta2O5, k=20~30; BST, k值约为几百.） 2）栅氧化层：避免隧穿效应（0.18um, tox=2nm; 90nm, tox=1nm.） 二、器件隔离：在IC制造中的器件隔离技术为硅片上的器件提供了电学隔离。其隔离原理是减小或消除在MOS平面制造中的寄生场效应晶体管。 隔离技术： 1. 局部氧化（LOCOS）： ≥ 0.35μm器件 2. 浅槽隔离（STI）：≤0.25μm器件（优点：隔离面积 小、抗闩锁能力强） 4.4 介质及其性能 4.5 外 延 1. 外延：在单晶衬底上生长一薄层与衬底晶格结构、晶向完全相同的单晶的工艺过程。包括气相外延（VPE）、金属有机物CVD（MOCVD）、分子束外延（MBE）。 1)硅气相外延：是利用硅的气态化合物（例如通常是SiCl4、SiH2Cl2 ）和H2在真空腔中加热反应淀积在单晶衬底上。 2)金属有机物CVD：用来淀积化合物半导体外延层，如GaAs；也可用来淀积金属，如W、Mo 和 TiN。 3)分子束外延：用来淀积GaAs或Si，具有原子级分辨率。 举例（气相外延VPE工艺）： VPE本质是一种化学气相淀积（CVD），其工艺如下： SiCl4 ＋ H2 → Si＋HCl （用于常压外延） SiH2Cl2 ＋ H2→ Si＋HCl （用于低压外延） 反应温度：1100～1200℃，射频感应加热 　外延设备：国内外现流行桶式反应炉 4.5 外 延 2. 外延掺杂 在反应腔通入AsH3 、PH3、B2H6可实现砷、磷、硼等杂质在外延中的掺杂，形成不同掺杂浓度的N型硅外延层或P型硅外延层。 3. 不希望的掺杂现象 1)自掺杂现象 通常的硅外延基片是高浓度掺杂的衬底，在高温外延过程中，掺杂杂质从衬底蒸发进入到气流导致外延掺杂。 2)外扩散掺杂 衬底作为掺杂杂质源扩散到外延层。 自掺杂现象和外扩散掺杂影响外延质量，给外延层精确掺杂带来困难。低压外延可大大减轻自掺杂现象。 4.5 外 延 4. 外延的特点 根据要求控制外延层薄膜的导电类型、电阻率、厚度等且与衬底的掺杂种类、掺杂浓度无关，基于此能做出性能优良的IC器件，例如： 1)双极电路由于有了P衬底N外延使隔离变得容易； 2)为改善电路性能，由于有外延，高浓度埋层的植入轻 易实现； 3)重掺杂衬底上外延轻掺杂层，可降低CMOS电路的闩锁效应。 4.5 外 延 第四章习题 书中第11章： 15、26、35、