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结合逻辑模拟和布尔可满足性设计错误诊断方法 　　摘 要:在集成电路设计验证与调试过程中,逻辑错误诊断工具通常会给出一定数量的候选错误区域,然后通过特定的算法尽可能多地减少候选区域,以方便错误的准确定位。在此提出一种结合模拟与布尔可满足性(SAT)的错误诊断方法,用于提高错误诊断准确性。该方法首先使用模拟方法对候选的错误区域逐一进行判断,对于不能由模拟方法判别的候选区域,使用基于SAT的形式化方法进一步判断。针对ISCAS′85电路的实验结果表明,该方法具有较高的错误诊断准确性和效率。 　　关键词:设计验证;错误诊断;布尔可满足性;逻辑模拟 　　中图分类号:TN710文献标识码:A 　　文章编号:1004-373X(2010)06-022-04 　　 　　Error Diagnosis of Logic Simulation and Boolean Satisfiability 　　ZENG Songwei,LI Guanghui 　　(School of Information Engineering,Zhejiang Forestry University,Lin′an,311300,China) 　　Abstract:In the integrated circuit design verification and debugging process,the