多级逻辑时钟与行波时钟Page,13.PDFVIP

多级逻辑时钟与行波时钟Page，1/3 3．多级逻辑时钟   当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性 得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不 该用多级组合逻辑去钟控PLD设计中的触发器。 图7 给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的 输入是时钟(CLK)和该时钟的2分频(DIV2)。由图7 的定时波形图看出，在两个时钟均为逻辑1的情况 下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。 多级逻辑的险象是可以 除的。例如，你可以插入“冗余逻辑”到设计项目中。然而，PLD/FPGA编译器在逻辑综合时会去掉这 冗余逻辑，使得验证险象是否真正被去除变得困难了。为此，必须应寻求其它方法来实现电路的功能 图7 有静态险象的多级时钟 图8 给出 图7 电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入 端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元，工作却可靠多了。   不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。 2005-6-20 多级逻辑时钟与行波时钟 Page，2/3 图7 无静态险象的多级时钟 （这个电路逻辑上等效于图7，但却可靠的多） 4．行波时钟     另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如 仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算 得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的 立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。     用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的 入，参看图9   同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元而 步计数器有较快的时钟到输出的时间。图10 给出具有全局时钟的同步计数器，它和 图9 功能相同， 了同样多的逻辑单元实现，却有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同 步计数器。 图9 行波时钟 2005-6-20 多级逻辑时钟与行波时钟 Page，3/3 图10 行波时钟转换成全局时钟 (这个3位计数器是图9异步计数器的替代电路，它用了同样的3个宏单元，但有更短的时钟到输出的延时)