高k栅介质MOS器件的特性模拟与实验研究-微电子学与固体电子学专业论文.docxVIP

西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 日 期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 （保密的论文在解密后遵守此规定） 本学位论文属于保密，在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期： i i PAGE PAGE iv 摘 要 摘 要 随着半导体工艺技术的不断进步，金属氧化物半导体场效应晶体管(MOSFET) 的特征尺寸也在不断的减小。当传统的 SiO2 栅介质层厚度减小到几个原子尺度大 小时，由于量子隧穿效应的影响，SiO2 将失去介电特性，使 MOS 器件的栅极漏电 和静态功耗急剧的增加。为此，采用高介电常数（高 k）栅介质取代 SiO2 成为了 必然趋势。然而，当高 k 栅介质的物理厚度变得可以和器件的沟道长度相比拟时， 除了短沟道效应(SCE)、漏致势垒降低效应(DIBL)外，边缘场效应对 MOSFET 阈 值电压的影响也越来越严重。针对这些现象，本文主要在理论和实验两个方面对 高 k 栅介质 MOSFET 的特性和高 k 栅介质材料的制备进行了研究。在理论方面， 研究了高 k 栅介质对于 MOS 器件的影响，建立起考虑这些效应的阈值电压模型。 在实验方面，采用原子层淀积(ALD)技术生长高 k 栅介质薄膜，并对其物理和电学 特性做了详细的分析。 首先，本文对高 k 栅介质纳米尺度 MOS 器件的特性进行了研究。随着 MOSFET 特征尺寸的不断减小，不断涌现出一些新的物理现象（如：栅极漏电增加、SCE 等）弱化 MOS 器件的性能。同时，为了减小栅漏电流而使用的高 k 栅介质由于其 较大的物理厚度引入了一种边缘感应势垒降低(FIBL)效应，增加器件的关态漏电 流，极大地退化了器件的关态特性。本文提出一种等效耦合电容理论，可以很好 地解释 FIBL 效应背后的物理机制，帮助更好地理解这种高 k 栅介质引入的边缘效 应。通过优化器件结构（采用低介电常数材料作为侧墙介质、较短的侧墙长度、 较低的结深和较短的栅/LDD 交叠区长度等）可以很好的抑制 FIBL 效应，改善器 件的关态特性。同时利用提出的等效耦合电容理论，研究了叠栅结构对于 FIBL 效 应的抑制作用，发现采用低介电常数材料作为底层材料时，对于 FIBL 效果的抑制 作用更好。和其他关于 FIBL 效应的研究相同，漏极关态电流被来表征 FIBL 效应 对于器件关态特性的影响。但是，在一些特殊的情况下，这种方法会出现一些很 难解释的现象。于是，本文又提出了一种新的研究关态漏电流的方法。通过把关 态漏电流分为源漏电流、衬底漏电流和栅漏电流三部分，分别研究了高 k 栅介质 以及漏端电压对于各关态漏电流组成部分的影响。结果表明，对于实际应用中的 高 k 栅介质纳米 MOSFET 来说，以亚阈值漏电流为主体的源极漏电流成为了关态 漏电流的主要组成部分。相比较传统的单以漏端关态电流作为表征关态漏电的方 法，本文提出的方法可以更好帮助研究和理解纳米高 k 栅 MOSFET 的关态漏电流 特性。 归根结底，高 k 栅介质 MOSFET 关态漏电流的变化主要是因为阈值电压波动 引起的，所以对于高 k 栅介质 MOSFET 阈值电压的研究也尤为重要。本文考虑 LDD 高 高 k 栅介质 MOS 器件的特性模拟与实验研究 Ab Abstract 区较低的内建电势以及 LDD 区的压降，通过解二维泊松方程，得到一种高 k 栅 MOSFET 阈值电压模型。基于这个模型，分别研究了 FIBL 效应和 DIBL 效应对于 阈值电压的影响。通过比较 LDD MOSFET 和非 LDD MOSFET 的阈值电压漂移量 发现，LDD MOSFET 的阈值电压受沟道长度、漏端电压以及栅介电常数的影响较 小。相比较非 LDD MOSFET，LDD MOS