Verilog数字电子技术课程设计报告-交通灯设计.docx

PAGE \* MERGEFORMAT20 江 苏 科 技 大 学 数字电子技术课程设计报告 姓 名: 学 号: 学 院: 电子信息学院 专 业: 电气工程及其自动化 日 期: 2015 年 6 月 27 日 课题一 数字电子钟 任务：用文本法或图形法设计一个能显示时、分、秒的数字电子钟 要求：1?设计由20mhz有源晶振电路产生标准信号的单元电路 2时为00~23二十四进制计数器，分、秒为00~59六十进制计数器； 3?能够显示出时、分、秒； 4?具有清零，调节分钟的功能； 5 模拟钟摆功能 6?具有整点报时功能，整点报时的同时声响电路发出叫声； 7?对时、分、秒单元电路进行仿真并纪录； 8?选作部分：具有定时闹钟功能，可在任意设定一时间，到时间自动提醒，通过声响电路发出叫声。 分步模块设计如下: 1、 分频器 程序 module div(clk_20M,clk_1000,clk_100,clk_10,clk_1); input clk_20M; output reg clk_1000,clk_100,clk_10,clk_1; reg [15:0]cnt1; reg [2:0]cnt2,cnt3,cnt4; always @(posedge clk_20M) //得到1000Hz的信号,并且占空比为50% begin if(cnt1==9999) begin cnt1=16b0000000000000000; clk_1000=~clk_1000; end else cnt1=cnt1+1b1; end always @(posedge clk_1000) //得到100Hz的信号,并且占空比为50% begin if(cnt2==4) begin cnt2=3b000; clk_100=~clk_100; end else cnt2=cnt2+1b1; end always @(posedge clk_100) //得到10Hz的信号,并且占空比为50% begin if(cnt3==4) begin cnt3=3b000; clk_10=~clk_10; end else cnt3=cnt3+1b1; end always @(posedge clk_10) //得到1Hz的信号,并且占空比为50% begin if(cnt4==4) begin cnt4=3b000; clk_1=~clk_1; end else cnt4=cnt4+1b1; end endmodule 2,、六十进制计数器 程序 ： 秒针计数： module count60(clk,ctr,reset,out,full1,out_m); input clk,reset,ctr; output reg [7:0]out; output reg full1,out_m; wire CP; or A(CP,clk,ctr); always @(posedge CP or negedge reset) begin if(~reset)out=8 else begin if(out=59) begin out=8 full1=1b1; end else begin out=out+1b1; full1=1b0; end end end always @(out) begin if(out==59) out_m=1; else out_m=0; end endmodule 分针计数： module count60f(clk,ctr,reset,out,full2,out_m); input clk,reset,ctr; output reg [7:0]out; output reg full2,out_m; wire cp; or A(cp,clk,ctr); always