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例8 求最大值的函数 function[7:0] max; input[7:0] a,b; begin if (a=b) max=a; else max=b; end endfunction 函数调用的格式如下 函数名 （关联参数表）； 函数调用一般是出现在模块、任务或函数语句中。通过函数的调用来完成摹写数据的运算或转换。例如，调用上例中求最大值函数的语句为 peak=max(data, peak); 其中，data和peak是与函数定义的两个参数a、b相关联的关联参数。通过函数的调用，求出data和peak中的最大值，并用函数名max返回。 函数和任务存在以下几处区别： （1）任务可以有任意不同类型输入/输出参数，函数不能将inout类型作为输出。 （2）任务只可以在过程语句中调用，不能在连续赋值语句assign中调用；函数可以作为表达式中的一个操作数，在过程赋值语句和连续赋值语句中调用。 （3）任务可以调用其他任务或函数；函数可以调用其他函数，但不能调用任务。 （4）任务不向表达式返回值，函数向调用它的表达式返回一个值。 （5）语句的顺序执行与并行执行 Verilog HDL中有顺序执行语句和并行执行语句之分。 always块语句中的语句顺序语句，按照程序书写的顺序执行。 always块本身确是并行语句，它与其他always语句及assign语句、例化元件语句都是同时（即并行）的。 例9 同步清除十进制加法计数器的描述 同步清0是在时钟信号作用下，计数器的状态被clr清0，清0信号clr高电平有效； 时钟信号clk上升沿触发。计数器计数状态从4’b0000到4’b1001循环。 module cnt10(clr,clk,cnt,out); input clr,clk; output[3:0] out; output cnt; reg cnt; reg[3:0] out; always @(posedge clk) begin if(clr) begin cnt=0;out=4’b0000;end else if (out==4’b1001) begin out=4’b0000;cnt=1;end else begin cnt=0;out=out+1;end end endmodule 2.4.不同抽象级别的Verilog HDL模型 Verilog HDL具有行为描述和结构描述功能。 行为描述是对设计电路的逻辑动能的描述，并不关心设计电路使用哪些元件及这些元件之间的连接关系。行为描述属于高层次的描述方法，在Verilog HDL中，行为描述包括系统级（System Level）、算法级（Algorithm Level）和寄存器传输级（RTL:Register Thansfer Level）等3种抽象级别。 结构描述是对设计电路的结构进行描述，既描述设计电路使用的元件及这些元件之间的连接关系。结构描述属于低层次的描述方法，在Verilog HDL，结构描述包括门级（Gate Level）和开关级（Switch Level）两种抽象级别。 应重点掌握高层次描述方法，结构描述也可以用来实现电路的系统设计。 （1）Verilog HDL门级描述方式 Verilog HDL提供了丰富的门类型关键字，用于门级的描述。常用的： not非门、and与门、nand与非门、or或门、nor或非门、xor异或门、xnor同或门、buf缓冲器、及bufif1、bufif0、 notif1、notif0各种三态门。 门级描述语句格式为 门类型关键字 例化门的名称 （端口列表）； 其中，“例化门的名称”是用户定义的标识符，属可选项；端口列表按：(输出、输入，使能控制端)的顺序列出。例如： nand nand2 (y,a,b); //二输入端与非门 xor myxor(y,a,b) //异或门 bufif0 mybuf (y,a,en); //低电平使能的三态缓冲器 例10 采用结构描述方式描述硬件电路 module example_4_11(y,a,b,c); input a,b,c; output y; wire s1,s2,s3; not (s1,a); nand (s2,c,s1); n