基于Garfield5设计中时钟树综合技术研究-微电子学与固体电子学专业论文.docxVIP

摘要摘要 摘要 摘要 随着集成电路规模的不断增大，集成工艺不断进步，对集成电路的设计方法提出了更高要求。 而芯片规模日益增大，时钟频率不断提高，作为电路系统的时间参考，时钟信号在同步电路系统中 占据着重要地位。时钟树是描述时钟信号的传播网络，它对于系统功能和性能都是至犬重要的。 在集成电路后端设计中时钟树综合的主要任务是达剑电路的静态时序要求。随着芯片设计的时 钟频率越来越高，时钟结构越来越复杂，时钟树综合是深Ⅱ微米芯片后端设计中的一个重要环节。 如何使时钟信号按照设定的时钟约束传输剑芯片上各个寄存单元，如何在时钟树达剑时序要求时尽 量减少时钟网络上的缓冲器和倒相器数晕以减小时钟网络的功耗开销和面积开销都是时钟树综合时 需婴考虑的问题。 本文课题的研究方向是基丁．Garfield5 SoC(System-on-Chip)芯片设计，使川Synopsys公司的 Astro、PrimeTime等后端设计I：具探讨了在深哑微米后端设计流程中时钟树综合和J优化技术。Astro 是Synopsys公司的集成电路后端设计工具，它集布局、时钟树综合和布线为一体。本文首先介纠了 时钟树综合的概念、相关理论和影响时钟树性能的几个重要内素(时钟树源点、时钟周期、时钟树 晟人延迟和最小延迟、时钟偏斧(clock skew)、传递时间(transition time)和缓冲器种类)。然后 讨论了减小时钟偏芹、调绍时钟树延迟以及降低时钟树功耗的方法。并且结合实验室研发的SoC芯 片Garfield5，在SMIC(中芯国际)0．181．tmCMOS工艺下，基丁Astro物理设计流稃，分析了不同设 计方案对时钟树性能的影响。 Garfield5的实验结果表明：结合Astro自动时钟树综合流程，采用功耗管理模块(PMC)布局 优化、调整门控时钟近线权重和调整时钟源位置的方法后，系统主时钟(cLK5M)的时钟偏差控制 在0．158ns以内，最长的时钟树延时路径调整剑1．75ns。Gartield5芯片面积在5minx5mm以内，最 高频率达剑100MHz。 关键词： 时钟树综合；时钟偏斧；时钟树延时；深弧微米 东南人学颀十学位论史Abstract 东南人学颀十学位论史 Abstract The design methods of the integrated circuit meets more strict requirment according to the development of IC architecture and technology。As the IC architecture becomes more and more complicated and the frequency of clock keeps increasing，，the clock signal which is universal time reference to synchronous digital circuit plays more and more important role in designs。Clock tree is transmission network ofclock signal，which is essential to the function and performance ofsystem。 hI the phase of the back—end design of the intergrated circuit，CTS(Clock Tree Synthesis)is performed to meet the static timing of the circuita Witll the higher frequency and the more compicated architecture ofthe clock。CTS beconle more and more important in the DSM(Deep Sub-Micron)back．end design。How to make the clock signal transmit and arrive at the registets at the same time，and how to decrease the amount of the inserted bufiers and inveflem(1arge number ofbufier5 and inverters increases the power and area consumption)in the clock distribution network are the main poin