计算机组成原理 复习第7章..pptVIP

青岛理工大学计算机学院 Computer Organization 青岛理工大学 第8章 辅助存储器Auxiliary Memory / External Memory 辅助存储器的种类与技术指标 磁盘存储器 * * 计算机组成原理 Principles of Computer Organization 广义双语教学课程 青岛理工大学 校级精品课程 第七章 存储系统 存储系统的层次结构 高速缓冲存储器 Cache Memory System 复习 评价存储器性能的主要依据是容量，速度，价格。 主存储器容量 SM = W · l · m =存储器字长×每个存储器的字数×并行工作的存储器个数 设计存储系统的主要目标是：在尽可能低的价格下提供尽可能高的速度及尽可能大的存储容量。 存储层次 Memory Hierarchy 存储体系（存储层次）是从系统结构上，通过软硬结合，把不同速度的存储器统一成一个整体。 使得从整体来看，其速度接近于最快最贵的存储器，容量却是慢速的存储器的，每位价格也接近于廉价慢速的存储器。 解决主存容量不足的方法是： 用存储层次的方法把高速度小容量的主存和低速度大容量的辅存统一成一个整体，形成的存储层次（主存-辅存层次）能够具有辅存的容量，接近于主存的等效速度和辅存的每位成本，使用户可以按比主存大得多的虚拟存储空间编制程序。 解决主存与CPU速度差距的方法： 在CPU中设置通用寄存器 多模块交叉存储器 存储层次的方法 存储层次的方法是在CPU和主存之间设置高速缓冲存储器，构成Cache-主存层次。 Cache-主存层次的效果，从CPU看，有了一个接近于CPU速度的高速的主存储器，但每位价格却是接近于慢速的主存的。 存储体系的评价 CPU M1 M2 c1，SM1，TA1 c2，SM2，TA2 设二级存储层次由高速度小容量的M1和低速度大容量的M2组成。 1. 存储层次的每位平均价格 Two-Level Memories 2．命中率 Hit Ratio 存储层次的命中率H 定义为由CPU产生的逻辑地址能在M1访问到（命中Hit）的概率。 H = 命中次数 / 访存总次数。 若逻辑地址流中能在M1访问到的次数为R1，不能在M1访问到（在M2中还未调到M1）的次数为R2，则命中率 3. 访问存储层次的平均访问时间 TA= H·TA1 +（1—H）·TA2 TA2是在M1未 命中的代价。 主存储器 存储器的访问方式 随机存取 Random Access 磁盘存储器 直接存取 Direct Access 磁带存储器 顺序存取 Sequential Access 相联存储器 相联存取 Associative Access Cache-主存层次 Cache 是位于CPU与主存之间的一个高速小容量的存储器。 Cache一般采用和CPU相同的半导体工艺制成，在物理位置上尽量靠近CPU，而不在主存模块中，最好在处理器芯片内。其速度与CPU的速度相匹配。 Cache的管理全部用硬件实现。 TA=H·TA1 +（1—H）·TA2 = Cache-主存层次的平均访问时间为 H·TC +（1—H）·（TM+ TC） 主存-Cache地址映射变换（ Mapping Function ）： ①直接映射，②相联映射（全相联），③组相联映射。 常用的Cache替换算法有：LRU，FIFO，LFU，Random。 TA=H·TA1 +（1—H）·TA2 = H·TC +（1—H）·TM 原理上，Cache-主存层次有两种工作方式： 方式1. CPU对Cache和主存都有直接访问路径。 方式2. CPU只直接访问Cache，不直接访问主存。 Cache既是Cache-主存层次中的一层，也是一个旁路存储器。 CPU Cache 主存 CPU Cache 主存 CPU发出的地址同时访问Cache和主存。如果Cache命中，则放弃对主存的访问。如果Cache不命中，则从主存读出。 当CPU需要访问存储器时，先检查Cache，此时，地址不出现在地址总线上。如果Cache不命中，才通过总线访问主存。 标准的二级存储层次。 TA= H·TC +（1—H）·（TM） TA= H·TC +（1—H）·（TM+ TC） （1）直接映射 Direct Mapping 主存的每一块只能映射到Cache的一个特定的行。 若Cache有m行，每行n字，主存有2S块，则直接映射可表示为 Cache的行号i = 主存的块号j（Modulo m） 0 1 2 … … m-1 Cache 0 主存 1