基于fpga的fast协议解码金融加速设计-集成电路工程专业论文.docxVIP

万方数据 万方数据 上海交通大学 学位论文原创性声明 本人郑重声明：所呈交的学位论文《基于 FPGA 的 FAST 协议解 码金融加速设计》，是本人在导师的指导下，独立进行研究工作所取 得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个 人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献 的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明 的法律结果由本人承担。 学位论文作者签名： 日期： 年 月 日 上海交通大学 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定， 同意学校保留并向国家有关部门或机构送交论文的复印件和电子版， 允许论文被查阅和借阅。本人授权上海交通大学可以将本学位论文的 全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存和汇编本学位论文。 保密□，在 年解密后适用本授权书。 本学位论文属于 不保密□。 （请在以上方框内打“√”） 学位论文作者签名： 指导教师签名： 日期： 年 月 日 日期： 年 月 日 上海交通大学硕士学位论文 上海交通大学硕士学位论文 基于 FPGA 的 FAST 协议解码金融加速设计 摘 要 在金融市场中，越先到达交易所的订单越有可能交易成功。在这 个背景下高频交易变得越来越流行。高频交易的原理是利用计算机， 在人眼不可观察的极短时间内，根据价格的波动买入或卖出。所以电 子金融数据传输途径中，延迟因素非常重要。FAST 金融压缩协议是高 频交易的重要技术背景之一，它可以压缩金融数据，减少数据传输所 需的带宽和时间。利用硬件解码 FAST 协议是现在主流的一个研究方 向。 本文中首先介绍了 FAST 协议的特点，阐述了 FAST 协议中模板， 停止位，重复组，操作符等概念；针对现有的硬件解码方案主要是串 行的不足，本文提出了具有可配置的并行 FAST 解码结构，包括掩码 模块、命令模块和解码模块，可以实现并行的分隔字段满足万兆以太 网吞吐，参数化存储 FAST 模板信息灵从而灵活适应模板的更换，并 通过流水化并行解码降低解码延迟。 为了 验证 本文 提出 的高效解码 解码 结构的效率， 分别使用 SystemC 与 RTL 建模对系统进行了功能仿真与性能分析。在 SystemC 平台上分析了模板字段数量、模板中重复组字段数、模板中重复组个 数三个关键参数对于解码延迟的影响，发现后两者是关键影响因素； 不同配置下的解码周期为 21-72 个，最差延迟情况是最好的 3 倍；在 此基础上，完成了 RTL 建模，选用 Xilinx Kintex7 325TFPGA 作为目 标器件，综合后设计最高频率达到 250MHz，，解码延迟可以控制在 90ns-300ns，整体优于现有的产品与研究。 关键词：FAST 协议，硬件加速，并行结构，SystemC，FPGA I The Design of FAST Protocol Decoding to Accelerate Financial Process on the FPGA Platform ABSTRACT High-frequency trading has become popular since orders that reach the exchange earlier have larger potential of profit in financial markets. High-frequency trading principle is a kind of computer algorithm that buys or sells stocks in a short time. So the delay in electronic system of financial transaction is very significant. FAST protocol that compresses financial data to reduce bandwidth and time requirement of data transmission is one of the important technique backgrounds of High-frequency trading. FAST protocol hardware decoding is a modern research direction. The characteristics of FAST protocol are summarized in this paper, like the concept of template, stop bit, sequence an