面向宽电压应用的容错时钟门控单元设计.PDFVIP

第 52 卷第 9 期 浙 江 大 学 学 报 (工学版) Vol.52 No.9 2018 年 9 月 Journal of Zhejiang University (Engineering Science) Sep. 2018 DOI: 10.3785/j.issn.1008-973X.2018.09.021 面向宽电压应用的容错时钟门控单元设计 1 2 2 2 1 朱涛涛 ，项晓燕 ，陈晨 ，孟建熠 ，严晓浪 (1. 浙江大学 电气工程学院，浙江 杭州 310027 ；2. 复旦大学 微电子学院，上海 201203) 摘 要：为了将时钟门控技术应用于时序容错系统中，提出具备时序错误检测与自纠正能力的时钟门控单元. 该 单元通过监测内部虚拟节点电压变化，得到数据晚到信息；利用该监测信息可以重新打开时钟树网络，完成时钟 被错误关断情形的当前周期自主现场纠错. 给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析， 讨论与之对应的纠错方案选择策略. 基于SMIC 40 nm LL 工艺库，仅新增 12 个额外的晶体管实现该单元，从原理 图和版图2 个层面，对其在宽电压工作下的容错能力进行分析验证，并给出集成到系统设计时所需的时序检查 方法. 将该单元应用于一款商用处理器C-SKY CK802 物理设计中，实验结果表明系统能效相对于传统设计提高 了64.7%，而时钟树功耗相对于现有的容错设计下降了32%. 关键词： 容错电路；时钟门控；宽电压；低功耗；近阈值计算；现场纠错 中图分类号： TN 432 文献标志码： A 文章编号： 1008−973X（2018 ）09−1796−08 Timing error resilient clock gate design for wide-voltage application 1 2 2 2 1 ZHU Tao-tao , XIANG Xiao-yan , CHEN Chen , MENG Jian-yi , YAN Xiao-lang (1. College of Electrical Engineering, Zhejiang University , Hangzhou 310027, China; 2. College of Microelectronics, Fudan University , Shanghai 201203 , China) Abstract: A clock gate cell with timing error detection and self-correction mechanism was proposed to introduce clock gating technique to error resilient system. Datas late arriving information was obtained through monitoring the voltage change of the inner virtual node, with which the clock network was enabled again and the in-field error correction current cycle when the clock was turned off by mistake was accomplished. Meanwhile, th