第三章_常用Verilog语法之一.ppt

2006-03-01 第三章 常用Verilog语法（一） 周晓波 北京交通大学电子信息学院 xbzhou@bjtu.edu.cn 内容提要 3.1 模块结构 3.2 数据类型 3.1 模块结构 3.1 模块结构 端口定义 I/O说明 内部信号声明 功能定义 3.1 模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, —, —, — ); input —, —, —; —— d, — ; assign d = a | ( b ~c) ; assign e = ( b ~c ); ______ 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, c , d, e ); input a, b, c; output d, e ; assign d = a | ( b ~c) ; assign e = ( b ~c ); endmodule “与或非”门电路 module AOI(A,B,C,D,F); input A,B,C,D; output F; wire A,B,C,D,F; assign F= ~((AB)|(CD)); endmodule 3.1.1 模块的端口定义 模块的端口声明了模块的输入输出端口 module 模块名（端口1，端口2，端口3，…); 模块的端口表示的是模块的输入输出口名，与别的模块联系端口的标识。 模块引用的问题 模块调用（引用）形式 模块调用的基本形式为： 模块名 调用名 (端口名表项) 由于描述的是具体的硬件逻辑，每个模块都表示一个具有特定功能的电路块。因此每当它被其它模块调用时，该模块内部被调用的电路块就被复制一次。 如果在当前模块中多次调用同一个模块，则需要用不同的调用名。 Verilog HDL的模块调用和C语言的函数调用相似，也存在形参和实参的结合问题。 模块调用（引用）方式 模块的调用方式可大致分为两种：位置关联调用方式、端口名关联调用方式。 【例】模块调用的例子。 module ha (out1，out2，in1，in2)； input in1，in2； output out1，out2； …... endmodule 模块调用（引用）方式 模块调用采用位置关联调用方式，只需按序列出实例的端口名。模块实例语句如下： ha h1(P，Q，S，C)； 在本语句中，ha是模块名，h1 是实例名称，并且端口按序关联。 模块调用采用端口名关联调用方式，则无需按序排列端口名，但实例的端口信号和被调用模块的端口信号必须一一列出。模块实例语句如下： ha h2(.in2(C)，.in1(S)，.out1(P)，.out2(Q),) 由于端口之间的对应关系十分清楚，因此端口名的排列顺序可随意改变。 模块端口定义 声明输入、输出或是双向 声明数据类型（wire or reg）default：wire 输入和双向不能声明为reg型 测试模块不需要端口定义 3.1.2 模块内容 I/O说明 内部信号声明 功能定义 I/O说明的格式(1) 输入口： input[信号位宽－1，0] 端口名1; input[信