夏宇闻著作从算法设计到硬线逻辑的实现(免费!!!!!)第四章.docVIP

第四章 不同抽象级别的Verilog HDL模型 -AX. —1— 刖旨 从笫三章我们知道，Verilog模型nJ以是实际电路不同级别的抽彖。这些抽彖的级别和它们对应的模 型类型共有以下五种： 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): 开关级(switch-level) 在本章的各节屮我们将通过许多实际的Verilog IIDL模块的设计來了解不同抽象级别模块的结构和町 综合性的问题。对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是 非常重要的。而对于电路基木部件（如门、缓冲器、驳动器等）库的设计者而言，则需要掌握用户白 定义源语元件（UDP）和开关级的描述。在本教材中由于篇幅有限，我们只简单介绍了UDP,略去了开 关级的描述。 一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干 个子模块构成。这些模块可以分别用不同捕象级别的Verilog HDL描述，在一个模块小也可以有多种 级别的描述。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构來 描述极其复杂的人型设计。 4. 1?门级结构描述 一个逻辑网络是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻